微机原理与接口第3章2-8086微处理器总线周期及引脚.ppt

第3章 80 x86微处理器 3.2.3 80868086微处理器的总线时序微处理器的总线时序 1.总线时序 指令周期 每条指令的执行由取指令、译码和执行等操作组成，执行一条指令所需要的时间称为指令周期(Instruction Cycle)，不同指令的指令周期是不等长的，一个指令周期由一个或若干个总线周期组成。1第3章 80 x86微处理器 总线周期 8086CPU与外部交换信息总是通过总线进行的。CPU的每一个这种信息输入、输出过程所需要的时间称为总线周期(BusCycle)，一般一个总线周期由四个时钟周期组成。时钟周期 时钟脉冲的重复周期称为时钟周期(Clock Cycle)。时钟周期是CPU的时间基准，由计算机的主频决定。如8086的主频为5MHz，1个时钟周期就是200ns。2第3章 80 x86微处理器 2.几种基本时序地址输出地址/数据缓冲数据输入地址输出地址输出地址/数据数据输出地址输出T1T2T3T4T1T2总线周期总线周期CLK(a)T1T2T3T4T1T1T1T1T1T2T3总线周期空闲状态总线周期(b)T1T2T3T4T1CLK(c)READYTWT43第3章 80 x86微处理器 总线读操作时序 当8086 CPU 进行存储器或I/O端口读操作时，总线进入读周期。基本的读周期由4个时钟周期组成:T1、T2、T3和T4。CPU在T3到T4之间从总线上接收数据。当所选中的存储器和外设的存取速度较慢时，则在T3和T4之间将插入1个或几个等待周期TW。图3.3是8086最小方式下的总线读操作时序图。下面对图中表示的读操作时序进行说明。4第3章 80 x86微处理器 AD15AD0A19/S6A16/S3ALEM/IOCLKRDDT/RDENBHE/S7高为读内存 低为读IO地址状态输出地址输出数据输入T1T2T3T4TWBHE输出图3.3 8086读周期的时序5第3章 80 x86微处理器 总线写操作时序 总线写操作就是指CPU向存储器或IO端口写入数据。图3.4是8086在最小模式下的总线写操作时序图。总线写操作时序与总线读操作时序基本相同，但也存在以下不同之处：6第3章 80 x86微处理器 AD15AD0A19/S6A16/S3ALEM/IOCLKWRDT/RDENBHE/S7高为读内存 低为读IO地址状态输出地址输出数据输出T1T2T3T4TWBHE输出图3.4 8086写周期的时序7第3章 80 x86微处理器 (a)对存储器或IO端口操作的选通信号不同。总线读操作中，选通信号是RD，而总线写操作中是WR。(b)在T4状态中，AD15AD0上地址信号消失后，AD15AD0的状态不同。总线读操作中，此时AD15 AD0进入高阻状态，并在随后的状态中保持为输入方向；而在总线写操作中，此时CPU立即通过AD15AD0输出数据，并一直保持到T4状态中。8第3章 80 x86微处理器 中断响应操作时序 当8086CPU的INTR引脚上有一有效电平(高电平)，且标志寄存器IF=1，则8086CPU在执行完当前的指令后响应中断，在响应中断时CPU执行两个中断响应周期。图3.5是8086在最小模式下的中断响应操作时序图。9第3章 80 x86微处理器 图3.5 中断响应周期的时序AD7AD0ALEINTACLK中断类型T1T2T3T4TIT1T2T3T4TITI空闲状态TI在8086系统中一般为三个，而在8088系统中则没有。10第3章 80 x86微处理器 CPU的中断响应周期包括两个总线周期，在每个总线周期中都从INTA端输出一个负脉冲，其宽度是从T2状态开始持续到T4状态的开始。第一个总线周期的INTA负脉冲，用来通知中断源，CPU准备响应中断，中断源应准备好中断类型码，在第二个总线周期的INTA负脉冲期间，外设接口(一般经中断控制器)应立即把中断源的中断类型码送到数据线的低8位AD7AD0上。11第3章 80 x86微处理器 第3章：3.2 8088的总线时序（续2）指令周期是指一条指令经取指、译码、读写操作数到执行完成的过程。若干总线周期组成一个指令周期总线周期是指CPU通过总线操作与外部（存储器或I/O端口）进行一次数据交换的过程8088的基本总线周期需要4个时钟周期4个时钟周期编号为T1、T2、T3和T4总线周期中的时钟周期也被称作“T状态”时钟周期的时间长度就是时钟频率的倒数当需要延长总线周期时插入等待状态TwCPU进行内部操作，没有对外操作时，其引脚就处于空闲状态Ti演示12第3章 80 x86微处理器 第3章：3.2 8088的总线时序（续3）任何指令的取指阶段都需要存储器读总线周期，读取的内容是指令代码任何一条以存储单元为源操作数的指令都将引起存储器读总线周期，任何一条以存储单元为目的操作数的指令都将引起存储器写总线周期只有执行IN指令才出现I/O读总线周期，执行OUT指令才出现I/O写总线周期CPU响应可屏蔽中断时生成中断响应总线周期13第3章 80 x86微处理器 第3章：存储器写总线周期T4T3T2T1ALECLKA19/S6 A16/S3A15 A8AD7 AD0A15 A8A7 A0输出数据输出数据A19 A16S6 S3READY（高电平）（高电平）IO/M*WR*T1状态状态输出输出20位存储器地址位存储器地址A19 A0IO/M*输出低电平，表示存储器操作；输出低电平，表示存储器操作；ALE输出正脉冲，表示复用总线输出地址输出正脉冲，表示复用总线输出地址T2状态状态输出控制信号输出控制信号WR*和数据和数据D7 D0T3和和Tw状态状态检测数据传送是否能够完成检测数据传送是否能够完成T4状态状态完成数据传送完成数据传送14第3章 80 x86微处理器 第3章：I/O写总线周期T4T3T2T1ALECLKA19/S6 A16/S3A15 A8AD7 AD0A15 A8A7 A0输出数据输出数据0000S6 S3READY（高电平）（高电平）IO/M*WR*T1状态状态输出输出16位位I/O地址地址A15 A0IO/M*输出高电平，表示输出高电平，表示I/O操作；操作；ALE输出正脉冲，表示复用总线输出地址输出正脉冲，表示复用总线输出地址T2状态状态输出控制信号输出控制信号WR*和数据和数据D7 D0T3和和Tw状态状态检测数据传送是否能够完成检测数据传送是否能够完成T4状态状态完成数据传送完成数据传送15第3章 80 x86微处理器 第3章：存储器读总线周期T4T3T2T1ALECLKA19/S6 A16/S3A15 A8AD7 AD0A15 A8A7 A0输入数据输入数据A19 A16S6 S3READY（高电平）（高电平）IO/M*RD*T1状态状态输出输出20位存储器地址位存储器地址A19 A0IO/M*输出低电平，表示存储器操作；输出低电平，表示存储器操作；ALE输出正脉冲，表示复用总线输出地址输出正脉冲，表示复用总线输出地址T2状态状态输出控制信号输出控制信号RD*T3和和Tw状态状态检测数据传送是否能够完成检测数据传送是否能够完成T4状态状态前沿读取数据，完成数据传送前沿读取数据，完成数据传送16第3章 80 x86微处理器 第3章：I/O读总线周期T4T3T2T1ALECLKA19/S6 A16/S3A15 A8AD7 AD0A15 A8A7 A0输入数据输入数据S6 S3READY（高电平）（高电平）IO/M*RD*0000T1状态状态输出输出16位位I/O地址地址A15 A0IO/M*输出高电平，表示输出高电平，表示I/O操作；操作；ALE输出正脉冲，表示复用总线输出地址输出正脉冲，表示复用总线输出地址T2状态状态输出控制信号输出控制信号RD*T3和和Tw状态状态检测数据传送是否能够完成检测数据传送是否能够完成T4状态状态前沿读取数据，完成数据传送前沿读取数据，完成数据传送17第3章 80 x86微处理器 3.2.4 8086/8088引脚及其功能引脚及其功能 图3.7 8086/8088CPU引脚 18第3章 80 x86微处理器 8086/8088芯片的引脚应包括芯片的引脚应包括20根地址线根地址线，16根根(8086)或或8根根(8088)数据线以及数据线以及控制线、状态线、电源线和地线控制线、状态线、电源线和地线等，若每个引等，若每个引脚只传送一种信息，那么芯片的引脚将会太多，不利于芯片的封脚只传送一种信息，那么芯片的引脚将会太多，不利于芯片的封装，因此，装，因此，8086/8088CPU的的部分引脚定义了双重功能。部分引脚定义了双重功能。管脚双重功能：管脚双重功能：如第如第33引脚引脚MN/MX上电平的高低代表两种不同上电平的高低代表两种不同的信号；第的信号；第31到到24引脚在引脚在CPU处于两种不同的工作方式（最大工处于两种不同的工作方式（最大工作方式和最小工作方式）时具有不同的名称和定义；作方式和最小工作方式）时具有不同的名称和定义；引脚引脚9到到16（8088CPU）及引脚）及引脚2到到16和和39（8086CPU）采用了分）采用了分时复用技术，即在不同的时刻分别传送地址或数据信息等。时复用技术，即在不同的时刻分别传送地址或数据信息等。19第3章 80 x86微处理器 一一8086CPU 引脚引脚 8086CPU引引脚脚按按功功能能可可分分为为三三大大类类：电电源源线线和和地地线线，地地址址/数据引脚以及控制引脚。数据引脚以及控制引脚。1电源线和地线 电源线VCC（第40引脚）：输入，接入10%单一+5V电源。地线GND（引脚1和20）：输入，两条地线均应接地。20第3章 80 x86微处理器 2.地址地址/数据数据(状态状态)引脚引脚 地地址址/数数据据分分时时复复用用引引脚脚AD15 AD0（Address Data）：引引脚脚39及及引脚引脚2 16，传送地址时单向输出，传送数据时双向输入或输出。，传送地址时单向输出，传送数据时双向输入或输出。地地址址状状态态分分时时复复用用引引脚脚A19/S6 A16/S3（Address/Status）：引脚引脚35 38，输出、三态总线。，输出、三态总线。采采用用分分时时输输出出，即即在在T1状状态态作作地地址址线线用用，T2 T4状状态态输输出出状状态态。当当访访问问存存储储器器时时，T1状状态态输输出出A19 A16，与与AD15 AD0一一起起构构成成访访问存储器的问存储器的20位物理地址；位物理地址；CPU访访问问I/O端端口口时时，不不使使用用这这4个个引引脚脚，A19 A16保保持持为为0。状状态态信信息息中中的的S6为为0用用来来表表示示8086CPU 当当前前与与总总线线相相连连，所所以以在在T2 T4状状态态，S6总总为为0，以以表表示示CPU当当前前连连在在总总线线上上；S5表表示示中中断断允允许许标标志志位位IF的的当当前前设设置置，IF=1时时，S5为为1，否否则则为为0；S4 S3用用来来指指示示当前正在使用哪个段寄存器，如表当前正在使用哪个段寄存器，如表3.3所示。所示。21第3章 80 x86微处理器 表表3.3 S4与与S3组合代表的正在使用的寄存器组合代表的正在使用的寄存器 S4S3当前正在使用的段寄存器当前正在使用的段寄存器00110101ESSSCS 或未使用任何段寄存器或未使用任何段寄存器DS22第3章 80 x86微处理器 3.控制引脚控制引脚按其完成功能划分按其完成功能划分负责中断：负责中断：(1)NMI(Non-Maskable Interrupt)：引引脚脚17，非非屏屏蔽蔽中中断断请求信号，输入，上升沿触发。请求信号，输入，上升沿触发。(2)INTR(Interrupt Request)：引引脚脚18，可可屏屏蔽蔽中中断断请请求求信信号号，输输入入，高高电电平平有有效效。若若IF=1，则则当当前前指指令令执执行行完完后后立立即即响响应应中中断断；若若IF=0，则则中中断断被被屏屏蔽蔽，外外设设发发出出的的中中断断请请求求将将不不被响应。程序员可通过指令被响应。程序员可通过指令STI或或CLI将将IF标志位置标志位置1或清零。或清零。（3）INTA：中断响应信号，通知外设，CPU已经响应该中断。23第3章 80 x86微处理器 负责协调：(4)CLK(Clock)：引引脚脚19，系系统统时时钟钟，输输入入。它通常与8284A时钟发生器的时钟输出端相连。(5)RESET：引脚引脚21，复位信号，输入，高电平有效。，复位信号，输入，高电平有效。8086/8088要求复位脉冲宽度不得小于4个时钟周期。复位后，内部寄存器的状态如表3.4所示。(6)READY：引脚引脚22，数据，数据“准备好准备好”信号线，输入。信号线，输入。CPU在每个总线周期的在每个总线周期的T3状态对状态对READY引脚采样，引脚采样，若为高电平，若为高电平，说明数据已准备好说明数据已准备好；(7)TEST ：引脚引脚23，等待测试信号，输入。，等待测试信号，输入。当CPU执行WAIT指令时，每隔5个时钟周期对该引脚进行一次测试。若为高电平，CPU就仍处于空转状态进行等待，直到该引脚变为低电平，CPU结束等待状态，执行下一条指令，以使CPU与外部硬件同步。24第3章 80 x86微处理器 表3.4 复位后内部寄存器的状态 内部寄存器内部寄存器状状 态态标志寄存器标志寄存器IPCSDSSSES指令队列缓冲器指令队列缓冲器其余寄存器其余寄存器0000H0000HFFFFH0000H0000H0000H空空0000H25第3章 80 x86微处理器 负责读写：(8)(Read)：引脚引脚32，读控制信号，输出。，读控制信号，输出。当当RD=0时，表示将时，表示将要执行一个对存储器或要执行一个对存储器或I/O端口的读操作。到底是从存储单端口的读操作。到底是从存储单元还是从元还是从I/O端口读取数据，取决于端口读取数据，取决于 (8086)或或 M/IO (8088)信号。信号。(9)（Write）：控制写，输出。当控制写，输出。当WR0该引脚为低，该引脚为低，CPU发发出写信号。出写信号。(10)M/IO：存储器存储器IO控制选择信号。控制选择信号。注意：注意：8086与与8088区别区别26第3章 80 x86微处理器 (11)BHE/S7(Bus High Enable/Status)：引脚引脚34，高，高8位数据位数据总线允许总线允许/状态复用引脚，输出。状态复用引脚，输出。BHE在总线周期的在总线周期的T1状态时输状态时输出，当该引脚输出为低电平时，表示当前数据总线上高出，当该引脚输出为低电平时，表示当前数据总线上高8位数据位数据有效。该引脚和地址引脚有效。该引脚和地址引脚A0配合表示当前数据总线的使用情况，配合表示当前数据总线的使用情况，如表如表3.5所示。所示。S7 在在8086中未被定义，暂作备用状态信号线。中未被定义，暂作备用状态信号线。（12）ALE（Address Latch Enable）：地址锁存信号：地址锁存信号负责地址：负责地址：27第3章 80 x86微处理器 表表3.5 BHE与地址引脚与地址引脚A0编码的含义编码的含义 A0数据总线的使用情况数据总线的使用情况0011010116位字传送位字传送(偶地址开始的两个存储器单元的内容偶地址开始的两个存储器单元的内容)在在数数据据总总线线高高8位位(D15 D8)和和奇奇地地址址单单元元间间进进行行字字节节传送传送在在数数据据总总线线低低8位位(D7 D0)和和偶偶地地址址单单元元间间进进行行字字节节传传送送无效无效28第3章 80 x86微处理器 负责数据：负责数据：DEN*，DT/R*DEN*（Data Enable）数据允许，输出、三态、低电平有效有效时，表示当前数据总线上正在传送数据，可利用他来控制对数据总线的驱动 DT/R*（Data Transmit/Receive）数据发送/接收，输出、三态该信号表明当前总线上数据的流向高电平时数据自CPU输出（发送）低电平时数据输入CPU（接收）29第3章 80 x86微处理器 负责总线：负责总线：HOLD，HLDAHOLD总线保持（即总线请求），输入、高电平有效HLDA（HOLD Acknowledge）总线保持响应（总线响应），输出、高电平有效有效表示CPU已响应总线请求并已将总线释放此时CPU的地址总线、数据总线及具有三态输出能力的控制总线将全面呈现高阻，使总线请求设备可以顺利接管总线待到总线请求信号HOLD无效，总线响应信号HLDA也转为无效，CPU重新获得总线控制权30第3章 80 x86微处理器 MN/MX*(Minimum/Maximum mode control)：引脚引脚33，最小，最小/最大方式控制信号，输入。最大方式控制信号，输入。1最小工作方式(MN/接+5V)所谓最小工作方式，就是系统中只有8086一个微处理器，是一个单微处理器系统。在这种系统中，所有的总线控制信号都直接由8086CPU产生，系统中的总线控制逻辑电路被减到最少。2最大工作方式(MN/接地)当把8086的33脚时，这时的系统处于最大工作方式。最大工作方式是相对最小工作方式而言的，它主要用在中等或大规模的8086系统中。在最大方式系统中，总是包含有两个或多个微处理器，是多微处理器系统。其中必有一个主处理器8086，其他的处理器称为协处理器。31第3章 80 x86微处理器 8086 CPUMX/MNVCC(5 V)ALECLKREADYBHERESETA19/S6A16/S3AD15 AD08284A时钟发生器时钟发生器VCC等待状态产生器地址锁存器8282(3片)数据收发器8286(2片)STBOE地址总线ABDENR/DT数据总线DBIO/MINTRINTARDWRHOLDHLDA控制总线CBRDY图3.8 8086最小方式系统结构 32第3章 80 x86微处理器 Intel 8286OE*0，导通，导通 T1 AB T0 ABOE*1，不导通，不导通每一位都是一个双向三态门，每一位都是一个双向三态门，8位具有共同的控制端位具有共同的控制端8位双向缓冲器控制端连接在一起，低电平有效可以双向导通输出与输入同相33第3章 80 x86微处理器 Intel 8282具有三态输出的TTL电平锁存器STB 电平锁存引脚OE*输出允许引脚每一位都是一个三态锁存器，每一位都是一个三态锁存器，8个三态锁存器的控制端连在一起个三态锁存器的控制端连在一起34第3章 80 x86微处理器 8088最小组态的总线形成AD7 AD0A15 A8A19/S6 A16/S3+5V8088ALE8282STB系统总线信号系统总线信号A19 A16A15 A8A7 A0D7 D0IO/M*RD*WR*8282STB8282STB8286TOE*MN/MX*IO/M*RD*WR*DT/R*DEN*OE*OE*OE*35第3章 80 x86微处理器 3.8086 最大工作方式及引脚2431的定义 当MN/MX接低电平时，系统工作于多处理器方式。可以看出，最大方式和最小方式有关地址总线和数据总线的电路部分基本相同。而控制总线的电路部分有很大差别。最小工作方式下最小工作方式下，控制信号可直接从，控制信号可直接从8086/8088 CPU得到，不需要得到，不需要外加电路。外加电路。最大方式是多处理器工作方式最大方式是多处理器工作方式，需要协调主处理器和协处理器的，需要协调主处理器和协处理器的工作。部分引脚需要重新定义，控制信号不能直接从工作。部分引脚需要重新定义，控制信号不能直接从8086/8088 CPU引脚得到，引脚得到，需要外加需要外加8288总线控制器总线控制器，通过它对，通过它对CPU发出的发出的控制信号控制信号(S0,S1,S2)进行变换和组合，以得到对存储器和进行变换和组合，以得到对存储器和I/O端口端口的读写控制信号和对地址锁存器的读写控制信号和对地址锁存器8282及对总线收发器及对总线收发器8286的控制的控制信号，使总线的控制功能更加完善。信号，使总线的控制功能更加完善。36第3章 80 x86微处理器 8086 CPU5 VCLKREADY0SRESETA19/S6A16/S3AD15 AD08284A时钟发生器VCC等待状态产生器地址锁存器8282(3片)数据收发器8286(2片)OE地址总线AB数据总线DB控制总线CB1S2S 8288 总线控制器0S1S2SCLKCENAENINTAIOBMRDCMWTCAMWCIORCIOWCAIOWCSTBBHE1TOEMX/MNDENR/DTALE图3.9 8086最大方式系统结构 37第3章 80 x86微处理器 48088与与8086引脚的区别引脚的区别 8088与与8086绝绝大大多多数数引引脚脚的的名名称称和和功功能能是是完完全全相相同同的的，仅仅有有以下三点不同：以下三点不同：(1)AD15 AD0的的定定义义不不同同。在在8086中中都都定定义义为为地地址址/数数据据分分时时复复用用引引脚脚；而而在在8088中中，由由于于只只需需要要8条条数数据据线线，因因此此，对对应应于于8086的的AD15 AD8这这8根根引引脚脚在在8088中中定定义义为为A15 A8，它它们们在在8088中只做地址线用。中只做地址线用。(2)引脚引脚34的定义不同的定义不同。在最大方式下，。在最大方式下，8088的第的第34引脚保持引脚保持高电平，而高电平，而8086在最大方式下在最大方式下34引脚的定义与最小方式下相同。引脚的定义与最小方式下相同。(3)引脚引脚28的有效电平高低定义不同。的有效电平高低定义不同。8088和和8086的第的第28引脚引脚的功能是相同的，但有效电平的高低定义不同。的功能是相同的，但有效电平的高低定义不同。8088的第的第28引脚引脚为为IO/M，当该引脚为低电平时，表明，当该引脚为低电平时，表明8088正在进行存储器操作；正在进行存储器操作；当该引脚为高电平时，表明当该引脚为高电平时，表明8088正在进行正在进行I/O操作。操作。8086的第的第28引引脚为脚为M/IO，电平与，电平与8088正好相反。正好相反。38第3章：微机总线层次结构芯片总线I/O接口接口ROM RAMCPU外总线外总线内总线内总线主机板主机板芯片总线芯片总线扩充存储器扩充存储器计算机计算机通信接口通信接口打印机打印机打印机接口打印机接口智能仪表智能仪表仪表接口仪表接口局域网络局域网络网络接口网络接口41第3章：微机总线层次结构内总线I/O接口接口ROM RAMCPU外总线外总线内总线内总线主机板主机板芯片总线芯片总线扩充存储器扩充存储器计算机计算机通信接口通信接口打印机打印机打印机接口打印机接口智能仪表智能仪表仪表接口仪表接口局域网络局域网络网络接口网络接口42第3章：PC机上的总线PCI总线总线ISA总线总线USB总线总线44