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D D D DD D D DR R R R 系列系列系列系列内存内存内存内存详解及硬件详解及硬件详解及硬件详解及硬件设计规范设计规范设计规范设计规范 By:Michael Oct 12,2010 DDR 系列内存详解及硬件设计规范 1目目目目 录录录录 1.概述.3 2.DDR 的基本原理.3 3.DDR SDRAM 与 SDRAM 的不同.5 3.1 差分时钟.6 3.2 数据选取脉冲（DQS）.7 3.3 写入延迟.9 3.4 突发长度与写入掩码.10 3.5 延迟锁定回路（DLL）.10 4.DDR-.12 4.1 DDR-内存结构.13 4.2 DDR-的操作与时序设计.15 4.3 DDR-封装技术.19 5.DDR-.21 5.1 DDR-技术概论.21 5.2 DDR-内存的技术改进.23 6.内存模组.26 6.1 内存模组的分类.26 6.2 内存模组的技术分析.28 7.DDR 硬件设计规范.34 7.1 电源设计.34 7.2 时钟.37 7.3 数据和 DQS.38 7.4 地址和控制.39 7.5 PCB 布局注意事项.40 7.6 PCB 布线注意事项.41 7.7 EMI 问题.42 7.8 测试方法.42 DDR 系列内存详解及硬件设计规范 2摘要：本文介绍了 DDR 系列 SDRAM 的一些概念和难点，并分别对 DDR-I/的技术特点进行了论述，最后结合硬件设计提出一些参考设计规范。关键字关键字关键字关键字：DDR,DDR,DDR,DDR,SDRAMSDRAMSDRAMSDRAM,内存模组内存模组内存模组内存模组,DQSDQSDQSDQS,DLL,MRS,ODT,DLL,MRS,ODT,DLL,MRS,ODT,DLL,MRS,ODT Notes:Aug 30,2010 Added DDR III and the PCB layout specification -by Michael.Hao DDR 系列内存详解及硬件设计规范 31.概述 DDR SDRAM 全称为 Double Data Rate SDRAM，中文名为“双倍数据流 SDRAM”。DDR SDRAM 在原有的SDRAM 的基础上改进而来。也正因为如此，DDR 能够凭借着转产成本优势来打败昔日的对手 RDRAM，成为当今的主流。本文着重介绍 DDR 的原理和 DDR SDRAM 相对于传统 SDRAM（又称 SDR SDRAM）的不同。DDR SDRAM 可在一个时钟周期内传送两次数据 2.DDR的基本原理 我们看 DDR 正规的时序图。DDR SDRAM 读操作时序图 从中可以发现它多了两个信号：CLK#与 DQS，CLK#与正常 CLK 时钟相位相反，形成差分时钟信号。而数据的传输在 CLK 与 CLK#的交叉点进行，可见在 CLK 的上升与下降沿（此时正好是 CLK#的上升沿）都有数据被触发，从而实现 DDR。在此，我们可以说通过差分信号达到了 DDR 的目的，甚至讲 CLK#帮助了第DDR 系列内存详解及硬件设计规范 4二个数据的触发，但这只是对表面现象的简单描述，从严格的定义上讲并不能这么说。之所以能实现 DDR，还要从其内部的改进说起。SDRAM 内存芯片的内部结构图 DDR 内存芯片的内部结构图，注意比较上文中 SDRAM 的结构图 这也是一颗 128Mbit 的内存芯片，标称规格也与前文的 SDRAM 一样为 324bit。从图中可以看出来，白色区域内与 SDRAM 的结构基本相同，但请注意灰色区域，这是与 SDRAM 的不同之处。首先就是内部的L-Bank 规格。SDRAM 中 L-Bank 存储单元的容量与芯片位宽相同，但在 DDR SDRAM 中并不是这样，存储单DDR 系列内存详解及硬件设计规范 5元的容量是芯片位宽的一倍，所以在此不能再套用讲解 SDRAM 时“芯片位宽=存储单元容量”的公式了。也因此，真正的行、列地址数量也与同规格 SDRAM 不一样了。以本芯片为例，在读取时，L-Bank 在内部时钟信号的触发下一次传送 8bit 的数据给读取锁存器，再分成两路 4bit 数据传给复用器，由后者将它们合并为一路 4bit 数据流，然后由发送器在 DQS 的控制下在外部时钟上升与下降沿分两次传输 4bit 的数据到输出。这样，如果时钟频率为 100MHz，那么在 I/O 端口处，由于是上下沿触发，那么就是传输频率就是 200MHz。这就是 DDR SDRAM 的工作原理，这种内部存储单元容量（也可以称为芯片内部总线位宽）=2芯片位宽（也可称为芯片 I/O 总线位宽）的设计，就是所谓的两位预取（2-bit Prefetch），有的公司则贴切的称之为 2-n Prefetch（n 代表芯片位宽）。3.DDR SDRAM与SDRAM的不同 DDR SDRAM 与 SDRAM 的不同主要体现在以下几个方面。DDR SDRAM 与 SDRAM 的主要不同对比表 DDR 系列内存详解及硬件设计规范 6 DDR SDRAM 与 SDRAM 一样，在开机时也要进行 MRS，不过由于操作功能的增多，DDR SDRAM 在 MRS 之前还多了一 EMRS 阶段（Extended Mode Register Set，扩展模式寄存器设置），这个扩展模式寄存器控制着 DLL 的有效/禁止、输出驱动强度、QFC 有效/无效等。3.1 差分时钟 差分时钟（参见上文“DDR SDRAM 读操作时序图”）是 DDR 的一个必要设计，但 CK#的作用，并不能理解为第二个触发时钟，而是起到触发时钟校准的作用。由于数据是在 CK 的上下沿触发，造成传输周期缩短了一半，因此必须要保证传输周期的稳定以确保数据的正确传输，这就要求 CK 的上下沿间距要有精确的控制。但因为温度、电阻性能的改变等原因，CK 上下沿间距可能发生变化，此时与其反相的 CK#就起到纠正的作用（CK 上升快下降慢，CK#则是上升慢下降快）。而由于上下沿触发的原因，也使 CL=1.5 和2.5 成为可能，并容易实现。DDR 系列内存详解及硬件设计规范 7 与 CK 反相的 CK#保证了触发时机的准确性 3.2 数据选取脉冲（DQS）DQS 是 DDR SDRAM 中的重要功能，它的功能主要用来在一个时钟周期内准确的区分出每个传输周期，并便于接收方准确接收数据。每一颗芯片都有一个 DQS 信号线，它是双向的，在写入时它用来传送由北桥发来的 DQS 信号，读取时，则由芯片生成 DQS 向北桥发送。完全可以说，它就是数据的同步信号。我们分别从数据的读和写两个方面来分析 DQS 的不同作用。读数据过程读数据过程读数据过程读数据过程 DDR 系列内存详解及硬件设计规范 8在读取时，DQS 与数据信号同时出现（也是在 CK 与 CK#的交叉点）；即在读取时，DQS 的上/下沿作为数据周期的分割点。但是数据有效却是在 DQS 的高/低电平期中部，也就是 CK 的中间。DDR 内存中的 CL 也就是从 CAS 发出到 DQS 生成的间隔，数据真正出现在数据 I/O 总线上相对于 DQS触发的时间间隔被称为 tAC。注意，这与 SDRAM 中的 tAC 的不同。实际上，DQS 生成时，芯片内部的预取已经完毕了，tAC 是指上文结构图中灰色部分的数据输出时间，由于预取的原因，实际的数据传出可能会提前于 DQS 发生（数据提前于 DQS 传出）。由于是并行传输，DDR 内存对 tAC 也有一定的要求，对于 DDR-266，tAC 的允许范围是0.75ns，对于 DDR-333，则是0.7ns，有关它们的时序图示见前文，其中 CL 里包含了一段 DQS 的导入期。写数据过程写数据过程写数据过程写数据过程 在写入时，以 DQS 的高/低电平期中部为数据周期分割点，而不是上/下沿。但数据的接收触发有效却为 DQS 的上/下沿。这和上面的读 DDR 的过程正好相反。为什么会有这种差异？在写的过程，如果以 DQS 的上下沿区分数据周期的危险很大。由于芯片有预取的操作，所以输出时的同步很难控制，只能限制在一定的时间范围内，数据在各 I/O 端口的出现时间可能有快有慢，会与 DQS 有一定的间隔，这也就是为什么要有一个 tAC 规定的原因。而在接收方，一切必须保证同步接收，不能有 tAC 之类的偏差。这样在写入时，芯片不再自己生成 DQS，而以发送方传来的 DQS 为基准，并相应延后一定的时间，在 DQS 的中部为数据周期的选取分割点（在读取时分割点就是上下沿），从这里分隔开两个传输周期。这样做的好处是，由于各数据信号都会有一个逻辑电平保持周期，即使发送时不同步，在 DQS 上下沿时都处于保持周期中，此时数据接收触发的准确性无疑是最高的。DDR 系列内存详解及硬件设计规范 93.3 写入延迟 在上面的 DQS 写入时序图中，可以发现写入延迟已经不是 0 了，在发出写入命令后，DQS 与写入数据要等一段时间才会送达。这个周期被称为 DQS 相对于写入命令的延迟时间（tDQSS，WRITE Command to the first corresponding rising edge of DQS），对于这个时间大家应该很好理解了。为什么要有这样的延迟设计呢？原因也在于同步，毕竟一个时钟周期两次传送，需要很高的控制精度，它必须要等接收方做好充分的准备才行。tDQSS 是 DDR 内存写入操作的一个重要参数，太短的话恐怕接受有误，太长则会造成总线空闲。tDQSS 最短不能小于 0.75 个时钟周期，最长不能超过 1.25 个时钟周期。有人可能会说，如果这样，DQS 不就与芯片内的时钟不同步了吗？对，正常情况下，tDQSS 是一个时钟周期，但写入时接受方的时钟只用来控制命令信号的同步，而数据的接受则完全依靠 DQS 进行同步，所以DQS 与时钟不同步也无所谓。不过，tDQSS 产生了一个不利影响读后写操作延迟的增加，如果 CL=2.5，还要在 tDQSS 基础上加入半个时钟周期，因为命令都要在 CK 的上升沿发出。当 CL=2.5 时，读后写的延迟将为 tDQSS+0.5 个时钟周期（图中 BL=2）另外，DDR 内存的数据真正写入由于要经过更多步骤的处理，所以写回时间（tWR）也明显延长，一般在 3 个时钟周期左右，而在 DDR-规范中更是将 tWR 列为模式寄存器的一项，可见它的重要性。DDR 系列内存详解及硬件设计规范 103.4 突发长度与写入掩码 在 DDR SDRAM 中，突发长度只有 2、4、8 三种选择，没有了随机存取的操作（突发长度为 1）和全页式突发。这是为什么呢？因为 L-Bank 一次就存取两倍于芯片位宽的数据，所以芯片至少也要进行两次传输才可以，否则内部多出来的数据怎么处理？而全页式突发事实证明在 PC 内存中是很难用得上的，所以被取消也不稀奇。但是，突发长度的定义也与 SDRAM 的不一样了，它不再指所连续寻址的存储单元数量，而是指连续的传输周期数，每次是一个芯片位宽的数据。对于突发写入，如果其中有不想存入的数据，仍可以运用 DM信号进行屏蔽。DM 信号和数据信号同时发出，接收方在 DQS 的上升与下降沿来判断 DM 的状态，如果 DM为高电平，那么之前从 DQS 中部选取的数据就被屏蔽了。有人可能会觉得，DM 是输入信号，意味着芯片不能发出 DM 信号给北桥作为屏蔽读取数据的参考。其实，该读哪个数据也是由北桥芯片决定的，所以芯片也无需参与北桥的工作，哪个数据是有用的就留给北桥自己去选吧。3.5 延迟锁定回路（DLL）DDR SDRAM 对时钟的精确性有着很高的要求，而 DDR SDRAM 有两个时钟，一个是外部的总线时钟，一个是内部的工作时钟，在理论上 DDR SDRAM 这两个时钟应该是同步的，但由于种种原因，如温度、电压波动而产生延迟使两者很难同步，更何况时钟频率本身也有不稳定的情况（SDRAM 也有内部时钟，不过因为它的工作/传输频率较低，所以内外同步问题并不突出）。DDR SDRAM 的 tAC 就是因为内部时钟与外部时钟有偏差而引起的，它很可能造成因数据不同步而产生错误的恶果。实际上，不同步就是一种正/负延迟，如果延迟不可避免，那么若是设定一个延迟值，如一个时钟周期，那么内外时钟的上升与下降沿还是同步的。鉴于外部时钟周期也不会绝对统一，所以需要根据外部时钟动态修正内部时钟的延迟来实现与外部时钟的同步，这就是 DLL 的任务。DLL 不同于主板上的 PLL，它不涉及频率与电压转换，而是生成一个延迟量给内部时钟。目前 DLL 有两种实现方法，一个是时钟频率测量法（CFM，Clock Frequency Measurement），一个是时钟比较法（CC，Clock Comparator）。CFM 是测量外部时钟的频率周期，然后以此周期为延迟值控制内部时钟，这样内外时钟正好就相差了一个时钟周期，从而实现同步。DLL 就这样反复测量反复控制延迟值，使内部时钟与外部时钟保持同步。CC 的方法则是比较内外部时钟的长短，如果内部时钟周期短了，就将所少的延迟加到下一个内部时钟周期里，然后再与外部时钟做比较，若是内部时钟周期长了，就将多出的延迟从下一个内部时钟中刨除，如此往复，最终使内外时钟同步。DDR 系列内存详解及硬件设计规范 11 CFM 式 DLL 工作示意图 CC 式 DLL 工作示意图 CFM 与 CC 各有优缺点，CFM 的校正速度快，仅用两个时钟周期，但容易受到噪音干扰，并且如果测量失误，则内部的延迟就永远错下去了。CC 的优点则是更稳定可靠，如果比较失败，延迟受影响的只是一个数据（而且不会太严重），不会涉及到后面的延迟修正，但它的修正时间要比 CFM 长。DLL 功能在 DDR SDRAM 中可以被禁止，但仅限于调试与评估操作，正常工作状态是自动有效的。DDR 系列内存详解及硬件设计规范 12 4.DDR-DDR-相对于 DDR 的主要改进如下：由于 DDR-相对 DDR-I 的设计变动并不大，因此很多操作就不在此详细介绍了，本文重点阐述 DDR-的一些重要变化。DDR 系列内存详解及硬件设计规范 134.1 DDR-内存结构 DDR-内存的预取设计是 4bit，通过 DDR 的讲述，大家现在应该知道其含义。上文已经说过，SDRAM 有两个时钟，一个是内部时钟，一个是外部时钟。在 SDRAM 与 DDR 时代，这两个时钟频率是相同的，但在 DDR-内存中，内部时钟变成了外部时钟的一半。以 DDR-400 为例，数据传输频率为 400MHz（对于每个数据引脚，则是 400Mbps/pin），外部时钟频率为 200MHz，内部时钟频率为 100MHz。因为内部一次传输的数据就可供外部接口传输 4 次，虽然以 DDR 方式传输，但数据传输频率的基准外部时钟频率仍要是内部时钟的两倍才行。就如 RDRAM PC800 一样，其内部时钟频率也为100MHz，是传输频率的 1/8。DDR-、DDR 与 SDRAM 的操作时钟比较 所以，当预取容量超过接口一次 DDR 的传输量时，内部时钟必须降低（除非数据传输不是 DDR 方式，而是一个时钟周期 4 次）。如果内部时钟也达到 200MHz，那外部时钟也要达到 400MHz，这会使成本有大幅度提高。因此，DDR-虽然实现了 4-bit 预取，但在实际效能上，与 DDR 是一样的。在上面那幅比较图DDR 系列内存详解及硬件设计规范 14中，可以看出厂商们的一种误导，它虽然表示出在相同的核心频率下，DDR-达到了两倍于 DDR 的的带宽，但前提是 DDR-的外部时钟频率也是 DDR 和 SDRAM 的两倍。在 DDR 的时钟频率已经达到 166/200MHz 的今天，再用 100MHz 去比较，显然意义不大。这点也请大家们注意识别，上图更多的是说明 DDR-内外时钟的差异。毕竟内部时钟由外部决定，所以外部时钟才是比较的根本基准。总之，现在大家要明确认识，在外部时钟频率相同的情况下，DDR-与 DDR 的带宽一样。DDR 系列内存详解及硬件设计规范 154.2 DDR-的操作与时序设计 1 1 1 1、片外驱动调校片外驱动调校片外驱动调校片外驱动调校（OCDOCDOCDOCD，OffOffOffOff-Chip DriverChip DriverChip DriverChip Driver）DDR-内存在开机时也会有初始化过程，同时在 EMRS 中加入了新设置选项，由于大同小异，在此就不多说了。在 EMRS 阶段，DDR-加入了可选的 OCD 功能。OCD 的主要用意在于调整 I/O 接口端的电压，来补偿上拉与下拉电阻值。目的是让 DQS 与 DQ 数据信号之间的偏差降低到最小。调校期间，分别测试 DQS高电平/DQ 高电平，与 DQS 低电平/DQ 高电平时的同步情况，如果不满足要求，则通过设定突发长度的地址线来传送上拉/下拉电阻等级（加一档或减一档），直到测试合格才退出 OCD 操作。OCD 的作用在于调整 DQS 与 DQ 之间的同步，以确保信号的完整与可靠性 DDR 系列内存详解及硬件设计规范 16不过，据一些厂商的技术人员介绍，一般情况下有 DQS#（差分 DQS 时）就基本可以保证同步的准确性，而且 OCD 的调整对其他操作也有一定影响，因此在普通台式机上不需要用 OCD 功能，它一般只会出现在高端产品中，如对数据完整性非常敏感的服务器等。2 2 2 2、片内终结片内终结片内终结片内终结（ODTODTODTODT，OnOnOnOn-Die TerminationDie TerminationDie TerminationDie Termination）所谓的终结，就是让信号被电路的终端被吸收掉，而不会在电路上形成反射，造成对后面信号的影响。在 DDR 时代，控制与数据信号的终结在主板上完成，每块 DDR 主板在 DIMM 槽的旁边都会有一个终结电压岛的设计，它主要由一排终结电阻构成。长期以来，这个电压岛一直是 DDR 主板设计上的一个难点。而 ODT 的出现，则将这个难点消灭了。顾名思义，ODT 就是将终结电阻移植到了芯片内部，主板上不再有终结电路。ODT 的功能与禁止由北桥芯片控制，ODT 所终结的信号包括 DQS、RDQS（为 8bit 位宽芯片增设的专用 DQS 读取信号，主要用来简化一个模组中同时使用 4 与 8bit 位宽芯片时的控制设计）、DQ、DM 等。需要不需要该芯片进行终结由北桥控制。那么具体的终结操作如果实现呢？首先要确定系统中有几条模组，并因此来决定终结的等效电阻值，有150 和 75两档，这一切由北桥在开机进行 EMRS 时进行设置。DDR 系列内存详解及硬件设计规范 17 在向内存写入时，如果只有一条 DIMM，那么这条 DIMM 就自己进行终结，终结电阻等效为 150。如果为两条 DIMM，一条工作时，另一条负责终结，但等效电阻为 75 在从内存读出时，终结操作也将在北桥内进行，如果有两条 DIMM，不工作的那一条将会终结信号在另一方向的余波，等效电阻也因 DIMM 的数量而有两种设置 DDR 系列内存详解及硬件设计规范 18两个 DIMM 在交错工作中的 ODT 情况，第一个模组工作时，第二个模组进行终结操作，等第二个模组工作时，第一个模组进行终结操作 现在我们应该基本了解了 ODT 的功能，它在很大程度上减少了内存芯片在读取时的 I/O 功率消耗，并简化了主板的设计，降低了主板成本。而且 ODT 也要比主板终结更及时有效，从而提高信号质量。但是，由于为了确保信号的有效终结，终结操作期将会比数据传输期稍长，从而多占用一个时钟周期的时间而造成总线空闲。不过，通过精确设置 tDQSS，可以避免出现总线空闲。3 3 3 3、前置前置前置前置 CASCASCASCAS、附加潜伏期附加潜伏期附加潜伏期附加潜伏期(AL)(AL)(AL)(AL)与写入潜伏期与写入潜伏期与写入潜伏期与写入潜伏期(WL)(WL)(WL)(WL)前置 CAS（Posted CAS）是为了解决 DDR 内存中指令冲突而设计的功能。它允许 CAS 信号紧随 RAS发送，相对于以往的 DDR 等于将 CAS 前置了。这样，地址线可以立刻空出来，便于后面的行有效命令发出，避免造成命令冲突而被迫延后的情况发生，但读/写操作并没有因此而提前，仍有要保证有足够的延迟/潜伏期，为此，DDR-引入了附加潜伏期的概念（AL，Additive Latency），与 CL 一样，单位为时钟周期数。AL+CL 被定义为读取潜伏期（RL，Read Latency），相应的，DDR-还对写入潜伏期（WL，Write Latency）制定了标准，WL 是指从写入命令发出到第一笔数据输入的潜伏期，不要将它和 tDQSS 弄混了，后者是指 DQS 而不是数据。按规定，WL=RL-1，即 AL+CL-1。在没有前置 CAS 功能时，对其他 L-Bank 的寻址操作可能会因当前行的 CAS 命令占用地址线而延后，并使数据 I/O 总线出现空闲，当使用前置 CAS 后，消除了命令冲突并使数据 I/O 总线的利率提高。DDR 系列内存详解及硬件设计规范 19 设置 Posted-CAS 后，必须附加潜伏期以保证应有延迟，此时读取潜伏期（RL）就等于 AL+CL，从中可以看出 AL 的值为 CL+tRCD-1 DDR-中 CL 最低值为 3，最高为 5，并且不再有 x.5 的设计，而 AL 值则为 0-4。当 AL 设为 0 时，前置 CAS 无效，即为传统 DDR 模式的操作。不过前置 CAS 在解决命令冲突的时间也带来了新的问题在背靠背式读取时，仍将经过 AL+CL 的潜伏期才能读取数据，比传统的只有 CL 相比，读取的延迟反而增加了。因此，AL=0 是默认设置，只有在那些读写命令非常频繁的操作场合，才建议启动前置 CAS 功能（如服务器等），对于台式机用户，前置 CAS 的优点不足以抵消其带来的不利影响。由于有了 AL，在同一行中进行再读取时，在 CL 的基础上仍将增加 AL 造成的延迟，从而影响了性能 4.3 DDR-封装技术 TSOP-II 将在 DDR-时代彻底退出内存封装市场。并且将会出现改良型的 CSPWLP（Wafer Level Packaging，晶圆级封装），它是比 CSP 更为贴近芯片尺寸的封装方法，由于在晶圆上就做好了封装布线，因此在可靠性方面达到了更高的水平。不过，外在的模样仍与现在的 CSP 封装差不多，WLP 更多的改进是在其内部。DDR 系列内存详解及硬件设计规范 20DDR 内存通常采用 TSOP 芯片封装形式，这种封装形式可以很好地工作在 200MHz 上，但当频率更高时，它过长的管脚就会产生很高的阻抗和寄生电容，影响它的稳定性和频率提升的难度。这也就是 DDR的核心频率很难突破 275MHz 的原因。DDR2 标准规定所有 DDR2 内存均采用 FBGA（Fine Ball Grid Array，塑封球栅阵列）封装形式，而不同于之前广泛应用的 TSOP（Thin Small Outline Package，薄型小尺寸封装）/TSOP-II 封装形式，FBGA 封装可以提供更为良好的电气性能与散热性，为 DDR2 内存的稳定工作与未来频率的发展提供了坚实的基础。TSOP-II FBGA 另外值得一提的是为了应付更高容量的需求而采用的 SiP 封装技术，它是 System-in-a-Package 的缩写，有时又称之为 Stacked Pakage，可以看作是一种集成封装技术。它将多枚内存芯片核心堆叠在一起，然后统一封装成一颗芯片，在有限的面积内通过充分利用空间达到容量倍增的目的。SiP 并不是内存中专用的封装技术，原来是用于多种不同功能的芯片统一封装（如一颗嵌入式 CPU+DRAM 芯片）。（上图可点击放大）目前的 SiP 技术可以在 CSP 的基础上最多堆叠 4 枚内存芯片 DDR 系列内存详解及硬件设计规范 215.DDR-DDR-是继 DDR-以及更早的 DDR 内存技术之后的新一代产品，该产品打破了千兆赫速度的局限性，将内存速度提升到一个前所未有的水平。DDR-被 JEDEC 定义为业界标准技术。JEDEC 是美国电子工业协会（EIA）的半导体工业标准实体，共有约 300 个成员公司。DDR-内存的特点是更快的速度、更高的数据带宽、更低的工作电压和功耗，以及更好的散热性能。DDR-内存设计的目的是支持需要更高数据带宽的下一代四核处理器，使其性能更出色。5.1 DDR-技术概论 DDR3 与 DDR2 的基础架构并没有本质的不同。从某种角度讲，DDR3 是为了解决 DDR2 发展所面临的限制而催生的产物。由于 DDR2 的数据传输频率发展到 800MHz 时，其内核工作频率已经达到 200MHz，因此再向上提升较为困难，这就需要采用新的技术来保证速度的可持续发展性。另一方面，也是由于速度提高的缘故，内存的地址/命令与控制总线需要有全新的拓朴结构，而且业界也要求内存要具有更低的能耗，所以，DDR3 必须满足一系列要求：更高的传输速率，更先进的地址，命令与控制总线的拓扑架构，更低的能耗。DDR-SDRAM 为了更省电、传输效率更快，使用了 SSTL 15 的 I/O 接口，运作 I/O 电压是 1.5V，采用 CSP、FBGA 封装方式包装，除了延续 DDR-SDRAM 的 ODT、OCD、Posted CAS、AL 控制方式外，另外新增了更为精进的 CWL、Reset、ZQ、SRT、PASR 功能。DDR 系列内存详解及硬件设计规范 22CWL 是作为写入延迟之用，Reset 提供了超省电功能的命令，可以让 DDR-SDRAM 内存颗粒电路停止运作、进入超省电待命模式，ZQ 则是一个新增的终端电阻校准功能，新增这个线路脚位提供了 ODCE（On Die Calibration Engine）用来校准 ODT（On Die Termination）内部中断电阻，新增了 SRT（Self-Refresh Temperature）可编程化温度控制内存时脉功能，SRT 的加入让内存颗粒在温度、时脉和电源管理上进行优化，可以说在内存内，就做了电源管理的功能，同时让内存颗粒的稳定度也大为提升，确保内存颗粒不致于工作时脉过高导致烧毁的状况，同时 DDR-SDRAM 还加入 PASR（Partial Array Self-Refresh）局部 Bank 刷新的功能，针对整个内存 Bank 做更有效的资料读写以达到省电功效。DDR-在 DDR-基础上采用的新型设计：1 8bit 预取设计，而 DDR-为 4bit 预取，这样 DRAM 内核的频率只有接口频率的 1/8，DDR-800的核心工作频率只有 100MHz。2采用点对点的拓朴架构，以减轻地址/命令与控制总线的负担。3采用 100nm 以下的生产工艺，将工作电压从 1.8V 降至 1.5V，增加异步重置（Reset）与 ZQ 校准功能。DDR 系列内存详解及硬件设计规范 23Official JEDEC Specifications DDR2 DDR3 Rated Speed 400-800 Mbps 800-1600 Mbps Vdd/Vddq 1.8V+/-0.1V 1.5V+/-0.075V Internal Banks 4 8 Termination Limited All DQ signals Topology Conventional T Fly-by Driver Control OCD Calibration Self Calibration with ZQ Thermal Sensor No Yes(Optional)5.2 DDR-内存的技术改进 逻辑逻辑逻辑逻辑 Bank 数量数量数量数量 DDR-SDRAM 中有 4Bank 和 8Bank 的设计，目的就是为了应对未来大容量芯片的需求。而 DDR-很可能将从 2Gb 容量起步，因此起始的逻辑 Bank 就是 8 个，另外还为未来的 16 个逻辑 Bank 做好了准备。封装封装封装封装（Packages）DDR-由于新增了一些功能，所以在引脚方面会有所增加，8bit 芯片采用 78 球 FBGA 封装，16bit 芯片采用 96 球 FBGA 封装，而 DDR-则有 60/68/84 球 FBGA 封装三种规格。并且 DDR-必须是绿色封装，不能含有任何有害物质。DDR 系列内存详解及硬件设计规范 24突发长度突发长度突发长度突发长度（BL，Burst Length）由于 DDR-的预取为 8bit，所以突发传输周期（BL，Burst Length）也固定为 8，而对于 DDR-和早期的 DDR 架构的系统，BL=4 也是常用的，DDR-为此增加了一个 4-bit Burst Chop（突发突变）模式，即由一个 BL=4 的读取操作加上一个 BL=4 的写入操作来合成一个 BL=8 的数据突发传输，届时可通过 A12地址线来控制这一突发模式。而且需要指出的是，任何突发中断操作都将在 DDR-内存中予以禁止，且不予支持，取而代之的是更灵活的突发传输控制（如 4bit 顺序突发）。寻址时序寻址时序寻址时序寻址时序（Timing）就像 DDR-从 DDR 转变而来后延迟周期数增加一样，DDR-的 CL 周期也将比 DDR-有所提高。DDR-的 CL 范围一般在 2 至 5 之间，而 DDR-则在 5 至 11 之间，且附加延迟（AL）的设计也有所变化。DDR-时 AL 的范围是 0 至 4，而 DDR-时 AL 有三种选项，分别是 0、CL-1 和 CL-2。另外，DDR-还新增加了一个时序参数写入延迟（CWL），这一参数将根据具体的工作频率而定。从环保角度去看，降低功耗对业界是有着实实在在的贡献的，全球的 PC 每年的耗电量相当惊人，即使是每台 PC 减低 1W 的幅度，其省电量都是非常可观的。重置重置重置重置（Reset）重置是 DDR-新增的一项重要功能，并为此专门准备了一个引脚。DRAM 业界已经很早以前就要求增这一功能，如今终于在 DDR-身上实现。这一引脚将使 DDR-的初始化处理变得简单。当 Reset 命令有效时，DDR-内存将停止所有的操作，并切换至最少量活动的状态，以节约电力。在 Reset 期间，DDR-内存将关闭内在的大部分功能，所以有数据接收与发送器都将关闭。所有内部的程序装置将复位，DLL（延迟锁相环路）与时钟电路将停止工作，而且不理睬数据总线上的任何动静。这样一来，将使 DDR-达到最节省电力的目的。ZQ 校准校准校准校准 ZQ 也是一个新增的脚，在这个引脚上接有一个 240 欧姆的低公差参考电阻。这个引脚通过一个命令集，通过片上校准引擎（ODCE，On-Die Calibration Engine）来自动校验数据输出驱动器导通电阻与 ODT的终结电阻值。当系统发出这一指令之后，将用相应的时钟周期（在加电与初始化之后用 512 个时钟周期，DDR 系列内存详解及硬件设计规范 25在退出自刷新操作后用 256 时钟周期、在其他情况下用 64 个时钟周期）对导通电阻和 ODT 电阻进行重新校准。参考电压分成两个参考电压分成两个参考电压分成两个参考电压分成两个 对于内存系统工作非常重要的参考电压信号 VREF，在 DDR-系统中将分为两个信号。一个是为命令与地址信号服务的 VREFCA，另一个是为数据总线服务的 VREFDQ，它将有效的提高系统数据总线的信噪等级。根据温度自动自刷新根据温度自动自刷新根据温度自动自刷新根据温度自动自刷新（ASR&SRT）为了保证所保存的数据不丢失，DRAM 必须定时进行刷新，DDR-也不例外。不过，为了最大的节省电力，DDR-采用了一种新型的自动自刷新设计（ASR，Automatic Self-Refresh）。当开始 ASR 之后，将通过一个内置于 DRAM 芯片的温度传感器来控制刷新的频率，因为刷新频率高的话，耗电就大，温度也随之升高。而温度传感器则在保证数据不丢失的情况下，尽量减少刷新频率，降低工作温度。不过 DDR-的 ASR 是可选设计，并不见得市场上的 DDR-内存都支持这一功能，因此还有一个附加的功能就是自刷新温度范围（SRT，Self-Refresh Temperature Range）。通过模式寄存器，可以选择两个温度范围，一个是普通的的温度范围（例如 0至 85），另一个是扩展温度范围，比如最高到 95。对于 DRAM 内部设定的这两种温度范围，DRAM 将以恒定的频率和电流进行刷新操作。局部自刷新局部自刷新局部自刷新局部自刷新（PASR，Partial Array Self-Refresh）这是 DDR-的一个可选项，通过这一功能，DDR-内存芯片可以只刷新部分逻辑 Bank，而不是全部刷新，从而最大限度的减少因自刷新产生的电力消耗。这一点与移动型内存（Mobile DRAM）的设计很相似。点对点连接点对点连接点对点连接点对点连接（P2P，Point-to-Point）这是为了提高系统性能而进行了重要改动，也是与 DDR-系统的一个关键区别。在 DDR-系统中，一个内存控制器将只与一个内存通道打交道，而且这个内存通道只能一个插槽。因此内存控制器与 DDR-内存模组之间是点对点（P2P，Point-to-Point）的关系（单物理 Bank 的模组），或者是点对双点（P22P，Point-to-two-Point）的关系（双物理 Bank 的模组），从而大大减轻了地址/命令/控制与数据总线的负载。而在内存模组方面，与 DDR-的类别相类似，也有标准 DIMM（台式 PC）、SO-DIMM/Micro-DIMM（笔DDR 系列内存详解及硬件设计规范 26记本电脑）、FB-DIMM2（服务器）之分，其中第二代 FB-DIMM 将采用规格更高的 AMB2（高级内存缓冲器）。不过目前有关 DDR-内存模组的标准制定工作刚开始，引脚设计还没有最终确定。降低功耗降低功耗降低功耗降低功耗 DDR-内存在达到高带宽的同时，其功耗反而可以降低，其核心工作电压从 DDR-的 1.8V 降至 1.5V，相关数据预测 DDR-将比现时 DDR-节省 30%的功耗，当然发热量我们也不需要担心。就带宽和功耗之间作个平衡，对比现有的 DDR-800 产品，DDR-800、1066 及 1333 的功耗比分别为 0.72X、0.83X 及0.95X，不但内存带宽大幅提升，功耗表现也比上代更好。6.内存模组 6.1 内存模组的分类 内存模组是内存在 PC 系统中的最终体现形式，所以在最后，我们来简要谈谈内存模组的类型和未来的发展情况。目前经常见到的模组主要有五种：1、Unbuffered DIMM：无缓冲型模组，指没有经过缓冲，定位在桌面市场，是市面上最常见的内存模组。这是我们平时所用到的标准 DIMM，分有 ECC 和无 ECC 两种，简称 Unb-DIMM。2、Regustered DIMM：寄存型模组，这是高端服务器所使用的 DIMM，分有 ECC 和无 ECC 两种，但市场上几乎都是 ECC 的，简称 Reg-DIMM。其地址和控制信号经过寄存，时钟经过 PLL 锁相，定位在工作站和服务器市常 PLL：Phase Locked Loop，锁相环，在模组中起到调节时序，增加时钟驱动力的作用。一般而言，无论是 SDR 还是 DDR 或 DDR2 的 PLL，其输入输出管脚及其工作原理都是相似的。应用在内存模组上的 PLLDDR 系列内存详解及硬件设计规范 27一般都有一个时钟输入，一个 Feedback 反馈输入，数个时钟输出及一个 Feedback 反馈输出。PLL 的两个输入间为零延迟，也就是，FBin 和 CKin 之间的相位差为零；而所有输出包括 FBout 之间也是零相位差。Registered 内存模组，相对于 Unbuffered 内存模组，优点是无论是模组级还是主板级，都更易