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Y CF(中职）电子技术基础第八章教学课件第八章 时序逻辑电路 第一节 几种常见的触发器 第二节 寄 存 器 第三节 计 数 器第一节 几种常见的触发器 一、D 触发器 D 触发器只有一个输入端（即D），D 又称为数据输入端，D触发器有两种电路结构：同步D 触发器（又称D 锁存器）和维持阻塞D 触发器。因为结构不同，所以二者的触发方式也不同，但都有置0、置1 和保持的逻辑功能。D 触发器在CP 脉冲的控制下，接收D 信号，其特征方程是：二JK 触发器 常用的JK 触发器有主从结构的主从JK 触发器、利用传输延迟时间差的负边沿JK 触发器、维持阻塞结构的正边沿JK 触发器三类。三种结构对应三种不同的触发方式。下-页 返回第一节 几种常见的触发器 图8-2(b)、(c)中所示输入端的三角符号“一”是一个动态输入指示符，表明该触发器是边沿触发的，即其输出只在时钟脉冲的有效转换时刻才改变状态。图8-2(b)中所示的动态输入指示符上有圆圈，表示该触发器是一个下降沿（或负边沿）触发的触发器，即触发器是在时钟由高电平向低电平转换时触发的。图8-2(c)中所示的动态输入符上没有圆圈，表示该触发器是一个上升沿（或正边沿）触发的触发器，即触发器是在时钟由低电平向高电平转换时触发的。无论什么结构的JK 触发器，其状态转换表、状态转换图、特征方程和逻辑功能都是一样的。上-页 下-页 返回第一节 几种常见的触发器 另外，将JK 触发器的输入J、K 连在一起作为一个输入（即T）引出，则称为T 触发器，T 触发器具有保持和翻转的功能，其特征方程是：若令T 始终为1，则T 触发器称为T 触发器，它仅具有翻转的功能，其特征方程为 三、RS 触发器 1 基本RS 触发器 上-页 下-页 返回第一节 几种常见的触发器 触发器有两种稳定状态：0 状态和1 状态。一位触发器可以存放一位二进制数码，在外加输入信号（触发信号）作用下，触发器可以由其中一种稳定状态转换为另一种稳定状态（称为状态翻转）或维持原态。(1)电路结构与逻辑符号由A、B 两个与非门构成的基本RS 触发器，如图8-3(a)所示，图8-3(b)所示为其逻辑符号图。(2)逻辑功能分析 置1 功能。当Rd=1 时、Sd=0，门A 的输出为1，门B 的两个输入均为1，其输出为0，即Q=1、Q=O，触发器置1。S。端称为置1 端或置位端，低电平有效。上-页 下-页 返回第一节 几种常见的触发器 置0 功能。当Rd=0、Sd=1 时，门B 的输出为1，门A 的两个输入均为1，其输出为0，即Q=0、Q=1，触发器置0。Rd端称为置0 端或复位端，低电平有效。保持功能。当Rd=1、Sd=1 时，触发器保持其原态不变。如果原来Q=0、Q=1，则门A 的两个输入均为1，其输出为0，使门B 有一个输入为0，门B 输出为1，即Q=0、Q=1，触发器保持0 态不变。同理可知，在原态Q=1、Q=0 的情况下，触发器也将保持1 态不变。状态不定。当Rd=0、Sd=0 时，Q=Q=1，Q和Q不具备互补关系，这种情况对于触发器正常工作来说，是不允许出现的，当Rd=Sd=0 信号同时消失时，触发器状态有时无法确定，所以称为不定状态。上-页 下-页 返回第一节 几种常见的触发器(3)逻辑功能描述描述触发器逻辑功能的方法有：状态转换真值表（状态表）、特征方程、状态转换图和时序图（波形图）。状态转换真值表。将上面分析触发器的一些结论用真值表加以表示，即为状态转换真值表，如表8-2 所示。特征方程 由表8-2 通过卡诺图化简可得 状态转换图 根据状态转换表8-2 可作出如图8-4 所示状态转换图。上-页 下-页 返回第一节 几种常见的触发器 2 时钟同步RS 触发器主从RS 触发器 从逻辑功能看，只要符合特征方程的触发器，无论结构、触发方式有何不同，都可称为RS 触发器。(1)时钟同步RS 触发器基本RS 触发器电路简单，是构成其他触发器的基础。但其输出直接控制输入，且输入信号之间存在着约束关系。上-页 下-页 返回第一节 几种常见的触发器 时钟同步RS 触发器在电路结构上增加了一级门控电路和一个时钟脉冲CP，CP 作为主控或选通信号，控制输入信号R、S的接收，R、S 不再直接起作用，通过CP 信号可以实现数字系统中多个触发器同步、协调一致地工作。(2)主从RS 触发器 同步RS 触发器的CP 脉冲对整体电路起到了统一节拍的作用，但在CP=1 期间，同步触发器的状态会随着R、S 的变化而发生两次或两次以上的翻转，这种现象称为空翻。由于同步RS 触发器存在空翻现象，所以其抗干扰能力较差；又由于其是电平触发方式，所以不能用做计数器和移位寄存器。上-页 下-页 返回第一节 几种常见的触发器 主从结构的RS 触发器可以克服空翻现象，在电路结构上它由两个同步RS 触发器串接而成，形成主从两个部分，其时钟信号分别为CP 和CP。在CP=0 时，触发器不接收输入信号；在CP=1 期间，主触发接收R、S 信号。在CP 由1 变成0 时，即CP 下降沿到来时，从触发器按主触发器的真值表接收R、S 信号，所以主从RS 触发器的有效时钟条件是CP 的下降沿。图8-7 所示为主从RS 触发器的逻辑符号图，由于其输入信号是在CP=1 期间传到主触发器，在CP 下降沿时再将其传到从触发器，所以输出信号滞后于输入信号，逻辑符号图中的“厂”符号称为延迟输出指示符，用在触发器逻辑符号上表示“主一从”结构。上-页 返回第二节 寄 存 器 寄存器是用来暂时存放数据、指令等数字信号的时序逻辑器件。触发器具有记忆功能，一个触发器可以存储1 位二进制数码。寄存器有基本寄存器和移位寄存器两种。一、基本寄存器 1 基本寄存器的组成 基本寄存器的功能主要是将出现在传输线上的数据存储起来，所以又称其为锁存器。图8-8 所示的是由4 个D 触发器并联组成的4 位二进制寄存器。它能接收和储存4 位二进制数码。下-页 返回第二节 寄 存 器 2 集成基本寄存器举例 例8-1 图8-9 和表8.4 分别为74LS173 的4 位D 寄存器的逻辑符号图和功能表，试说明该寄存器的功能。解 由图8-9 和表8-4 可知，74LS173 有如下功能。(1)CR 为异步清零端，高电平有效。(2)IE1、IE2为数据输入控制端，当两者均为低电平时，D3D2D1D0送到相应触发器的D 端，在时钟脉冲上升沿到来时完成数据寄存操作。只要IE1、IE2端中有一个高电平，则禁止数据传输，寄存器维持原态。(3)74LS173 具有三态输出，当OE1、OE2同时为低电平时，输出端为正常逻辑状态，否则输出端为高阻状态。上-页 下-页 返回第二节 寄 存 器 二、移位寄存器 移位寄存器不仅具有存储数据的功能，同时还具有移位的功能。在CP 移位脉冲的作用下，移位寄存器中存放的数据可以逐位左移或右移。移位寄存器必须由无空翻的触发器组成。(1)移位寄存器的组成图8-10(a)所示的是由D 触发器组成的4 位左移移位寄存器，其工作过程如下。由置0 端输入一个负脉冲使寄存器清零，即Q3Q2Q1Q0=0000。为输入数据做准备。第1 个CP 到来前，4 个触发器的输入端的状态为Q3Q2Q1Q0=0001，当第1 个CP 的上升沿到来后，寄存器的状态为Q3Q2Q1Q0=0001。上-页 下-页 返回第二节 寄 存 器 第2 个CP 到来前，D3D2D1D0=Q2Q1Q0QSL=0011，在第2 个CP 上升沿到来后，寄存器的状态为Q3Q2Q1Q0=0011。按照上述规则，第4 个CP 上升沿到来后，寄存器的状态为Q3Q2Q1Q0=1101，即经过4 个CP 的输入和控制，一个串行输入的数据1101 经过4 次向左移位后被移送到寄存器中。右移移位寄存器、双向移位寄存器的工作原理和左移移位寄存器的基本相同，只是双向移位寄存器在输入端增加了一些左、右移控制门和控制信号。(2)集成移位寄存器举例 图8-11 和表8-5 为双向移位寄存器74LS194 的新标准逻辑符号图和功能表。上-页 下-页 返回第二节 寄 存 器 三、寄存器应用举例 移位寄存器在计算机和其他数字系统中应用十分广泛，下面介绍移位寄存器在数字电路中的几个典型应用。1 构成序列信号发生器 序列信号发生器的功能是产生一组或多组有规则的二进制序列信号，它在雷达、通信、遥控与遥测、测量以及无线电仪表等领域有着广泛的应用。序列信号发生器通常可在移位寄存器或计数器的基础上构成，前者通常只产生一组序列信号，后者可以产生一组或多组序列信号，在此仅讨论移位寄存器型序上-页 下-页 返回第二节 寄 存 器 图8-12 所示是用移位寄存器74LS194 组成的8 位序列信号发生器，产生的序列信号每隔8 位重复一次，序列信号数字为00001111。如图8-12 所示，因为S1S0=01，由已学知识可知，74LS194 接成了右移工作方式，DSR=10。在清零端输入一个负脉冲，使寄存器清零，即Q3nQ2nQ1nQ0n=0000，此时，有DSR=1。在第1 个CP 的上升沿到来时，数据右移 在第2 个CP 上升沿到来时，Q0Q1Q2Q3=1100。上-页 下-页 返回第二节 寄 存 器 2 构成N 进制分频器 N 进制计数器可以实现分频，而移位寄存器可以构成计数器，所以移位寄存器也可以构成N 分频器。图8-14 所示电路为双4 位右移移位寄存器CC4015 构成的分频器。图8-15(a)所示为其状态转换图，图8-15(b)所示为时钟脉冲波形与2Q0的输出波形。由此可以发现，2Qo波形的频率是时钟波形频率的1/9。如果从2Q0得到输出，该电路则构成了一个9 分频器。上-页 返回第三节 计 数 器 一、计数器的功能 计数器是数字系统中应用最广泛的时序逻辑部件之一，其基本功能就是对输入的时钟脉冲CP 的个数进行计数。二、计数器分类 按输入方式不同分 同步计数器：电路中所有触发器共用同一时钟脉冲（输入计数脉冲）异步计数器：电路中触发器不采用统一的时钟脉冲 按计数进制不同分 二进制计数器：按二进制计数进位规律计数的2”进制计数器均称为二进制计数器下-页 返回第三节 计 数 器 十进制计数器：又称二十进制计数器 任意进制计数器：除二进制、十进制以外的其他进制计数 按计数过程中计数的增减分 加法计数器：按递增规律计数 减法计数器：按递减规律计数 可逆计数器：在控制设置下，既可以递增计数，又可以递减计数 三、二进制计数器 二进制计数器按二进制计数进位规律进行计数，由n 个触发器组成的二进制计数器称为n 位二进制计数器上-页 下-页 返回第三节 计 数 器 1 同步二进制计数器 例8-2 集成计数器74LS161 的逻辑图和功能表分别如图8-17 和表8-6 所示。试分析该计数器逻辑功能。解 由74LS161 的逻辑图和功能表可知，74LS161 的功能如下。(1)74LS161 有异步清零功能。(2)74LS161 的计数是同步的。(3)74LS161 有预置数功能。(4)CTp和CTT是计数控制端。(5)CO 为进位输出端。上-页 下-页 返回第三节 计 数 器(6)当CR=LD=1、CTp=CTr=1，且CP 接计数脉冲时，该计数器为同步十六进制加法计数器（亦称4 位二进制加法计数器或模16 的加法计数器）。2 异步二进制计数器 74LS93 是4 位二进制加法计数器，图8-18(a)和(b)所示分别为其逻辑符号图和逻辑图。若CPA接入计数脉冲，Qo作为输出 若CPB接入计数脉冲，Q3、Q2、Q1作为输出，FF3FF1三个触发器构成3 位二进制加法计数器，模值N=8。若将Qo与CPB相连，CPA接入计数脉冲中，Q3Q2Q1Qo作为输出，则FF3FFo四个触发器构成4 位二进制加法计数器，模值N=16。上-页 下-页 返回第三节 计 数 器 综上所述，74LS93 又称为二一八一十六进制计数器。四、十进制计数器 1 同步可逆十进制计数器 例8-3 集成计数器74LS192 的功能表和时序图分别如表8-7 和图8-19 所示，试分析其逻辑功能。解 由74LS192 功能表和时序图可知，其逻辑功能如下。(1)CR 为异步清零端，高电平有效。(2)LD 为异步置数端，低电平有效。(3)74LS192 为集成可逆计数器，CPu 为加法计数脉冲输入端，CPD 为减法计数脉冲输入端，均为上升沿有效。上-页 下-页 返回第三节 计 数 器(4)由时序图可知，当加法计数到Q3Q2Q1Q0=1001 时，当下一个计数脉冲上升沿到来时，Q3Q2Q1Q0=0000，且CO 端有一个进位输出。2 计数器的级联 将两片74LS192 级联可以构成百进制加法计数器。五、任意N 进制计数器 任意N 进制计数器是指除二进制、十进制以外的其他进制，如模5、模12、模34 等计数器。利用已有的集成计数器构成任意进制计数器的方法一般有两种。上-页 下-页 返回第三节 计 数 器 直接选用已有的计数器。例如，若要构成模12 的计数器，可直接选用模12 的集成计数器7492。运用一片或多片集成计数器适当连接，构成所需进制的计数器。1 反馈归零法 反馈归零法是利用计数器的清零端或置数端（置人全0）使M进制计数器在顺序计数过程中跳越MN 个状态(MN)提前清零，使计数器模值变为N。2 反馈置数法 反馈置数法是通过在置数端置入某数（并行输入），使M 进制计数器在顺序计数过程中提前返回置数状态，构成N 进制。上-页 下-页 返回第三节 计 数 器 1 计数器用作分频器 在数字系统中，常常需要获得不同频率的时钟或基准信号。获得不同频率的时钟或基准信号的方法，一般都是对系统主时钟信号进行分频。分频器可以降低信号的频率，是数字系统中常用的器件。计数器可以作为分频器使用，一个N 进制的计数器同时又是一个N 分频器。例如，在数字钟中，因为需要一个精确的时钟信号，这一般均由石英晶体振荡器产生，而石英晶体振荡器产生的时钟信号频率通常都很高，所以需要进行分频，使高频脉冲信号变成适合于计时的低频脉冲信号，即“秒脉冲信号”（频率为1 Hz）。上-页 下-页 返回第三节 计 数 器 2 计数器用于测量脉冲频率和周期(1)测量脉冲频率如图8-29 所示，将待测频率的脉冲信号和取样脉冲信号一起加到与门G，在取样脉冲为Z 的t1 t2，期间，与门开启，输出待测频率的脉冲，由计数器计数，计数器值就是t1 t2，期间的脉冲数N，不难得到待测脉冲频率为f=N/(t1 t2)。(2)测量脉冲周期（宽度）将上述测量脉冲频率的原理稍加改变，就可用来测量脉冲周期 将基准频率为1MHz 的脉冲信号经与门G 加到计数器输入端，在待测时间间隔Tx内计数器对此信号进行计数。显然，计数器显示的值就是以s 表示的脉冲周期Tx。例如，脉冲周期为26s，则计数器显示的值应为26。上-页 返回图8-2 几种JK 触发器的逻辑符号返回图8-3 由与非门构成的基本RS 触发器返回表8-2 基本RS 触发器状杰转换真值表返回图8-4 基本RS 触发器状态转换图返回图8-7 主从RS 触发器逻辑符号返回图8-8 4 位数码寄存器返回图8-9 74L5173 逻辑符号图返回表8 一4 74L5173 功能表返回图8-10 4 位左移寄存器返回图8-11 74L5194 新标准逻辑符号图返回表8-5 74L5194 功能表返回图8-12 移存型序列信号发生器返回图8-14 双4 位右移寄存器cc4015 用作分频器返回图8-15 状态图及输出波形返回表8 一6 74L5161 功能表返回图8 一17 74L5161 逻辑图返回图8-18 4 位二讲制异未加法计数器74LS93返回表8-7 74L5192 功能表返回图8-19 74L5192 时序图返回图8-29 测量脉冲频率的框图返回