2015年数字电路实验指导.pdf

实验一、T T L逻辑门的逻辑功能及主要参数的测试一、实验目的1,掌 握TTL与非门主要参的测试方法；2,掌 握TTL与非门传输特性的测试方法;二、实验仪器1,2,3,4,5,数字实验装置示波器数字毫伏表uA电流表74LS00一台;一 台;一只;一只;一片;三、实验原理（一）、与 非 门 侬 功 能二输入端 F=AB四输入端 F=ABCD（二）、TTL与非门主要参数1,空 载 导 通 电 源 电 流IE1；IE1是与非门处于开启状态下流过电源的电流，其大小标志着开态门功耗 P1 的 大 小,Pl=Vcc IEk（一般指标：IElB)F(AB1XA1B0A1=B1A0001-010*0 I l f 100-101-11 Q f 111图 1 0-2 3 位二进制异步加计数器状态图由状态图可以清楚地看到，从初态000(由清零脉冲所置)开始，每输入个计数脉冲，计数器的状态按二进制递增(加1),输入第8个计数脉冲后，计数器又回到000状态。因此它是2 3进制加计数器，也称模八(M=8)加计数器。(1)先清零，然后在C P端加C P脉冲信号，在 表1 0-1中记下结果。表 1 0-1输入输出CP脉冲1224268(2)根据上述3位二进制异步加计数器电路状态图及表1 0-1中记录的结果,画出该电路的工作时序图。并分析计数器又可应用在哪些方面。2,器件介绍(7 4 L S 7 4)VCC 2CLR 2D 2CLK 2PRE 20 014 13 12 11 10 9 81 2 3 4 5 6 71CLR ID 1CLK 1PRE IQ/IQ GND图1 0-3 7 4 L S 7 4外引脚排列图五、实验内容1,利用7 4 L S 7 4设计一个三位二进制异步加计数器，并测试其逻辑功能。2,测试7 4 L S 7 4的逻辑功能。3,在上述实验的基础上，自己设计一个三位二进制异步减计数器，连接电路，并调试通过。六、实验报告写出设计过程，画出实验电路图，工作时序图，整理实验数据。实验十一同步二进制计数器实验一、实验目的1,掌握计数器的工作原理及电路组成。2,测 试 集 成 电 路7 4 L S 1 6 1构成的四位二进制递加计数器。二、实验仪器1，双踪示波器 1台2,万用表 1台3,器件7 4 L S 1 6 1 4位二进制码计数器 1片7 4 L S 21 4输 入2与门 2片三、实验原理同步计数器每个触发器的时钟端均应接同一个时钟脉冲源，各触发器如要翻转，应在时钟脉冲作用卜同时翻转，因此时钟端不能再由其它触发器来 控 制。&1,同步二进制加计数器（4位同步二进制加计数器）J V KC PKQvcpJ-Q1”计数脉冲C PJ V KC P2FMloF03FmC Q 3 Q 2 Q I Q 0图 1 1-1各触发器的驱动方程为：J O=K O=1J 1=K 1=QOJ 2=K 2=Q0Q iJ3=K3=Q0QIQ2计数器的状态方程为：Q+i 0 oQ 严Q 0 Q 1+Q 0 Q 1Q2n+Q1 Q z+Q o Q1 Q 2Q/nQoQiQzQa+QoQiQaQ?电路的输出方程即进位：C=QOQ1Q2Q3上述方程均在C P下跳沿有效。计数前应清零，以后每当输入 个脉冲,计数器将按加1规律变化：由 0000-0001-0010-0011-.-1111-0000下表为4 位二进制计数器状态转换表:表 12-1输入脉冲序号电路状态等效十进制数进位输出CQ3Q2Q1Q00000000123456789101112131415162,4 位同步二进制减计数器（如下图11-2所示）CQ3Q2Q 1Q 口每输入一个脉冲计数器减一，计数状态变化规律为1111-1110-1101-1100-.0000-1111每输入一个脉冲，第一级触发器翻转，Jo=Ko=l,当第一级触发器为0时，再输入一个脉冲，要向第二级触发器借位，使第二级翻转，故要求J=K尸/Q o,依此类推，J2=K2=/QO/QI，对于4 位二进制递减计数器，当各位均为0 时，输 入 个脉冲，必然产生向高位的借位，C=/Q“Q|/Q2/Q33,器件介绍（74LS161四位二进制码计数器）VCC RCO QA QB QC QD ET LD16 15 14 13 U 11 10 974LS1611 2 3|4 S 6 7 8RD CP A B C D EP GND图 11-3 74LS161引脚图四、预习要求1,复习利用集成计数器构成任意进制计数器的设计方法。2,画好实验电路图，拟定实验步骤。五、实验内容利 用 74LS161构成模十三计数器，用两种方法实现即反馈清零法和反馈置数法。六、实验报告1,写出设计过程，画出实验电路图。2,整理实验结果。3,总结计数器使用特点。实验十二、移位寄存器的功能测试一、实验目的1,掌握移位寄存器的工作原理及电路组成。2,测试集成电路7 4 L S 1 9 4 四位双向移位寄存器的逻辑功能。二、实验仪器及材料1,双踪示波器 1 台2,万用表 1 台4,器件7 4 L S 7 4 双 D触发器 2 片7 4 L S 1 9 4 四位双向移位寄存器 1 片三、预习要求1,移位寄存器有哪些应用？2,在串并行转换中，若二进制代码高位在前，低位在后，移位寄存器应采用哪种方式传输？四、实验原理1,单向移位寄存器移位寄存器是一种由触发器链接组成的同步时序网络。每个触发器的输出连到下级触发器的控制输入端，在时钟脉冲作用下，存储在移位寄存器中的信息，逐位左移或右移。图 1 2-1 所示电路是山D触发器组成的四位右移位寄存器。图 1 2-2所示电路是左移位寄存器。CLK图 1 2-1移位寄存器的清零方式有两种：一种是将所有触发器的清零端R；连在一起，置位端S连在一起；当 R=0,S=1 时，Q端为0。这种方式称为异步清零。另一种方法是在串型输入端输入“0”电平，接着从C L K 端送4个脉冲，则所有触发器也可清到零状态。这种方式称为同步清零。Q2Q3Q4QI图 12-22,双向移位寄存器74LS194为集成的四位双向移位寄存器，如 图 12-3所示:VCC QO QI Q2 Q3 CLK SI SO16 U 14 13 12 11 10 91 2 3|4 5 6 7 8CLR SRI DO DI D2 D3 SLI GND图 12-3CLK：时钟脉冲输入端。CLR：清 除 端（低电平有效）。DO、DI、D2、D3：并行数据输入端。SLI：左移串行输入端。SRI：右移串行输入端。SI、SO：工作方式控制端。（00保持；01右移；10左移；11并行输入）。QO、Ql Q2、Q3：输出端。当清除端（CLR）为低电平时，输 出 端（Q0-Q3）均为低电平。当工作方式控制端（S I、S0）均为高电平时;在 时 钟（CLK）上升沿作用下，并行 数 据（DO,DI,D2,D3）被送入相应的输出端（Q0、Q I、Q2、Q3）,此时串行数据被禁止。当 S 0 为低电平，S I 为高电平，在 CLK上升沿作用下进行左移操作，数据由SLI送入；当 S 0 为高电平，S 1为低电平，在 CLK上升沿作用下进行右移操作，数据由SRI送入；当 S0、S1均为低电平时，CLK被禁止。五、实验内容1,由D 触发器构成的单向移位寄存器。由2 片双D 触发器74LS74,来构成四位移位寄存器，根据原理图和芯片引脚图在实验装置上正确连线。(1)右向移位寄存器按 图 12-1接线。CLK接单脉冲插孔，/R、/S、D I端接相应电平，用同步清零法或异步清零法清零，清零后应将/R 和/S 置高电平。将 D I置高电平并且输入一个C LK 脉冲，即将数码送入Q 0,然后将D I置为低电平，再输入三个CLK脉冲，此时已将数码Q3Q2Q1QO=1OOO串行送入寄存器，并完成数码1 的右向移动过程。每输入一个CLK脉冲，同时观察Q0Q3的状态显示，并将结果填入表12-1 中：表 12-1CPDIQ0Q1Q2Q300000011203040(2)左向移位寄存器同理按图12-2接线，进行左向移位实验，并将结果填入表12-2中。表 12-2CPDIQ0Q1Q2Q3000000112030402,集成移位寄存器74LS194的逻辑功能测试(1)将 74LS194插入实验装置板面上对应的16脚空插座中，插入时应将集成块上的缺口，对准插座缺口。(2)按 图 12-4接线1 6 1 5 1 4 1 3 1 2V C C Q O Q I Q 2 Q 3D O D I D 2 D 3 C LK G N D接逻辑电平开关3 4 5 6 1 1 8图 12-4(3)送数(并行输入)接通电流，将 CLR端置低电平。使寄存器清零，观察Q0Q3状态为0。清零后将CLR端置高电平。令 S0=l,S l=l,在 00007111之间任选几个二进制数，由输入端DO、D1、D2、D3送入，在 CLK脉冲作用下，看输出端Q0Q3状态显示是否正确，将结果填入表12-3。表 12-3序号输入输出D0D1D2D3Q0Q1Q2Q3100002100031010401015111161100(4)右移将 Q3接 S R L 即将管脚12与脚2 连接，清零。令 S0=l,S l=l,送数 Q3、Q2、Q k Q0=0001 然后令 S0=l,Sl=0,连续发出4 个 CLK脉冲。观察Q0-Q3状态显示，并填入表124。表 12-4输入输出CLK脉冲Q0Q1Q2Q3010001234（5）左移将 Q0接 SLI（即将脚15与 7 连接）。清零。令 S0=l,S l=l,送数 Q3Q2Q1QO=1OOO,然后令 S0=0,S1=L 连续发出4 个 CLK脉冲，观察QOQ3状态显示，并填表9-5。表 9-5输入输出CLK脉冲Q0Q1Q2Q3000011234（6）保持清零后送入一个4 位二进制数，例如为Q3QO=O1O1,然后S0=0,Sl=0,连续发出4 个 CLK脉冲，观察QOQ3的状态显示，并记入表9-6中。表 9-6输入输出CLK脉冲Q0Q1Q2Q3010101234六、实验报告1,整理实验结果。2,设计由D 触发器组成的双向移位寄存器，只画出逻辑图。实验十三、计数、译码、显示电路实验一、实验目的1,熟悉和测试74LS290、CD4511等组件的逻辑功能;2,运用中规模集成电路组成计数、译码、显示电路；二、实验仪器1,双踪示波器一台；2,万用表一只；3,74LS290二片；4,74LS00、74LS04各一片;三、组件介绍1,74LS290二、五一 F进制计数器图 13-1 74LS290的引脚排列74LS290的功能表输入输出RO(1)R0(2)S 9(l)S9(2)QOQ1Q2Q3110X000011X00000XX111001X0X0计数0X0X计数0XX0计数X00X计数2,4511-BCD七段译码器/驱动器VCC f g a b c d e16 15 14 13 U 11 10 91 a 3 4|5 6 7|8B C LT BI/RBO RBI D A G N D图 13-23,七段数码管引脚排列图如图10-3所示LED数码管分为共阴极和共阳极两种。共阴极数码管，公共端com应接低电平，需哪 假 亮，将该段对应的引脚接高电平即可。而共阳极数码管,公共端com应接高电平，需哪一段亮，将该段对应的引脚接低电平即可。四、预习要求1,熟悉74LS290等组件的逻辑功能；2,根据实验任务，设计并回出实验原理图；3,拟定实验步骤，写出预习报告。五、实验内容1,利用数字电路实验装置测试74LS290、4511等组件的逻辑功能;2,设计一个显示星期的计数显示器；3,设计一个显示时间的计数显示器；六、实验报告1,写出设计过程，并画出实验原理图;2,整理实验结果，总结、体会。实 验 十 四 555集成定时器及应用一、实验目的1,熟悉555集成定时器的组成及工作原理。2,掌握用定时器构成单稳态电路、多谐振荡电路和施密特触发器。3,学习用示波器对波形进行定量分析，测量波形的周期，脉宽幅值等。二、实验仪器及材料1,双踪示波器2,器件NE555 12片电阻、电容 若干三、实验原理与参考电路1,555集成定时器的基木组成555集成电路主要有两个高精度电压比较器，一个基本RS触发器及一个做为放电回路的晶体三极管组成，其结构及管脚排列如下：Vcc Rd(1)Vss：接地端；(2)/TR：低触发端，此端电平低于Vcc时，引起触发；(3)Vbut：输出端；(4)/Rd：复位端，此端送入低电平，可使输出变为低电平。(5)Vco：电压控制端，此端外接一参考电源时可以改变上下触发电平。(6)TH：高触发端，此端电平高于Vcc(上触发电平)时，引起触发。(7)DISC:放电端，也可以作为集电极开路输出。(8)Vcc：电源端。2,555电路的基本应用555电路的用途十分广泛，它可以用做时间定时，时间延迟电路，亦可作为自激多谐振荡器，脉冲调制电路，脉冲丢失指示器，报警以及单稳、双稳各种电路，以下介绍儿种基本应用。(1)单稳态电路按 图 14-1连接就组成了单稳态电路。图 14-1R=1K1OM C1000P脉宽 Tw=RCln3 F.1R C(2)多谐振荡器当 555电路按图14-2所示连接时，就构成了自激多谐振荡器，其中R1、R2是外接电阻，C 是外接电容。图 14-2电路的振荡周期：T=(R1+2R2)ln2(3)施密特触发器将 5 5 5 定时器的阈值输入端和触发输入端连在一起，便构成了施密特触发器，如下图14-3所示。当 Vi输入05的三角波信号时，则从施密特触发器的Vo端可得到方波输出。如将图中的5 脚外接控制电压V c o,改变V co的大小，可以调节回差电压的范围。如果在555定时器的放电BJT输出端（7 脚）外接一电阻，并与另一电源V ccl相连，则由Vo输出的信号可实现电平转换。四、实验内容1,用 555定时器构成单稳态电路，按 图 14-1接线，当 R=5.1k,C=0.1uF时，合理选择输入信号V i的频率和脉冲和脉宽，保证T W,使每一个正倒置脉冲起作用，加输入信号后，用示波器观察Vi、Vc、V o的电压波形，并在图中标出周期、幅值、脉宽等。2,试用集成555定时器设计一个多谐振荡器，要求振荡器周期为1秒，输HI脉冲幅度大于3V 而小于5 V,输出脉冲的占空比q=2/3。3,图 14-3所示电路中，在电压控制端（脚 5）分别外接2V、4 V 电压在示波器上观察该电压对输出波形的脉宽上，下限触发电平以及回差电压有何影响。五、实验报告I,简述555单稳态触发器的工作原理。2,整理实验数据，分析误差原因。3,体会。实验十五、555集成定时器（二）一、实验目的1,掌握555时基电路的结构和工作原理，学会对此芯片的正确使用。2,学会分析和测试用555时基电路构成的多谐振荡器、单稳态触发器、RS 触发器等三种典型电路。二、实验仪器及材料1，示波器2,器件NE556（或 LM556、5G556等）双时基电路 1片二极管1N4148 2 只电位器22K、1K 2 只电阻、电容 若干扬声器 一只三、实验内容1、555时基电路功能测试本实验所用的555时基电路芯片为N E 556,同一芯片上集成了二个各自独立的555时基电路，图中各管脚的功能简述如下：TH 高电平触发端：当 TH 端电平大于2/3VCC,输出端OUT呈低电平,DIS端导通。T R 低电平触发端：当T R 端电平小于1/3VCC时，OUT端呈现高电平，DIS端关断。R 复位端：R=0,OUT端输出低电平，D1S端导通。VC控制电压端：VC接不同的电压值可以改变TH、T R 的触发电平值。DIS放电端：其导通或关断为R C回路提供了放电或充电的回路。OUT输出端：表 15-1TH/TR/ROUTDISXXLL导通2/3 Vcc1/3 VccHL导通1/3 VccH原状态原状态2/3 Vcc=VO,VB=0；若 V k V O,V B=l o 同时移位寄存器右移一位，(4),第二个CP到达后，1 2 置 1,若原来的V B=1,则 1 1=0,若原来的V B=0,则 I I 的 1 状态保持。同时移位寄存器右移一位，变为0 0 1 0 0 状态。(5),第三个CP到达后，1 3 置 1。若原来的V B=1,则 1 2=0,若原来的V B=0,则 1 2 的 I 状态保持。同时移位寄存器右移一位，变为0 0 0 1 0 状态。(6),第四个CP到达后，若原来的V B=1,贝打3=0,若原来的V B=0,则1 3 的 1 状态保持。同时移位寄存器右移一位，变为0 0 0 0 1 状态。由于Q 5=l,I I,1 2,1 3 的状态通过门H l、H 2、1 1 3 送到了输出端。(7),第五个CP到达后，移位寄存器右移一位，变 为 1 0 0 0 0 状态，返回初始状态。同时，由于Q 5=0,I T UK 1 1 2,1 1 3 被封锁，转换输出信号随之消失。四、实验报告1,画出实验内容要求的波形及记录表格；2,总结A/D 转换器的工作时序的特点。实验二十、可人工干预的交通灯控制器一、实验目的1,掌握定时计数器、移位寄存器的功能及应用；2,进一步了解实际应用中时序逻辑电路的设计和调试方法。3,学会常用数字电路的设计。二、实验仪器1,双踪示波器 一台2,器件：RS触发器、或干门电路根据需求选择所需器件。三、预习要求1,弄懂交通灯控制器的基本原理。2,设计好控制器T C,画出完整的逻辑电路图。3,拟定实验方案，写出预习报告。四、基本原理（交通灯受交通灯控制器TC控制）见图20-1控制器有时钟信号C P,其周期为1分钟。在正常通行情况下，交通灯交替工作。以使东西的交通放行1分钟，然后使南北路的交通放行1分钟。此外，控制器设有“人工干预”按钮。若目前东西路通行一分钟后车辆还很挤，而南北路方向并无车量要求通行，可按下“人工干预”按钮，于是，在目前的1分钟周期结束时，仍然是南北路方向亮红灯，东西路方向亮绿灯，延长放行1分钟，而后自动转入正常的交替工作时序如同未出现过某一方向车量中断的情况一样。通常，我们把控制器做成同步时序网络。送到控制器TC的唯一输入为“人工干预”信 号 P,交通灯在时钟信号CP=1时改变一次通行状态。“人工干预”信号P 直接送到Y 1,当时钟信号CP为 0 时将Y1送到Y 2,并由Y2送到控制器TC,这是为了避免在CP=1改变通行状态时出现P信号而产生错误的转换。控制器TC 产生使东西路通行的输出信号Z l=l,产生使南北路通行的输出信号Z 2=l,第三个输出Z3用以在延长通行1分钟后使R-S触发器复位。时钟CP图2 0-1交通控制系统原理五、实验内容1,根据上述基本原理中对TC提出的逻辑要求，请设计一个控制器TC。2,把设计好的控制器T C,放到图20-1中进行组装调试检验交通灯控制器的正确性。3,自己设计一个功能比较其全的交通灯控制系统。六、实验报告1,写出设计过程，画出实验电路原理图。2,整理实验结果。3,体会与建议。实验二十一、数字电子钟设计一、实验目的1,掌握计数器、译码器、显示电路的功能及应用2,进一步掌握实际应用中时序逻辑电路的设计与调试方法。二、实验仪器及材料1,双踪示波器 一台2,器件：7 4 L S 0 0 二片3,7 4 9 0 六片三、数字钟的组成及基本原理它的计时周期为2 4 小时，并有校时功能，其主要由以下四个部分组成:其框图如图2 1-1：(1),振荡器数字钟的精度，主要取决于时间标准信号的频率，振荡器频率可由分频得到，也可以由门电路或定时器构成。(2),计数器有了标准的“秒”信号后，可根据6 0 秒 为 1 分，6 0 分 为 1小时，2 4小时为1 天的计数周期，设计两个六十进制，一个二十四进制的计数器，对其进行适当的连接，实现其计时功能。(3),译码显示电路译码、显示电路是将数字钟的计数状态如实反映出来，显示器件用七段L E D 数码管。(4),校时电路由于时钟标准信号的频率及其稳定性的偏差，都会影响数字钟的走时产生误差，因此应该有一个校时电路。四、实验内容1,利用实验装置自带的1 H Z 信号作为秒脉冲信号，设计一个六位显示的数字电子钟；2,设计时钟的计数器；数字钟的“秒”、“分”信号产生电路是由六十进制计数器构成，时”信号产生电路由二十四进制计数器实现。利用两个7 4 9 0 （二-五十进制计数器）构成六十进制计数器和二十四进制计数器。其连接图如图2 1 -2、2 1-3；1CP2 3 s S S7*90 w*c？CPI O&O&CP2 J S7490 w wC P1苫 与3 3图 2 1-2XI zs wK 5，出 3 aD D D DCM 5 3 E S7190 w wCPI O&O&图 2 1-33,设计校时电路利 用“秒”信号快速校时,其电路图如2 1 4图 2 1-4五、实验报告1,写出设计过程，画出整个实验原理图2,记录各输出端的状态并画出各输出端的波形；实验二十二、数字频率计设计一、实验目的1,掌握十进制计数器、译码器电路的综合设计，可根据本实验提供的实验原理选用自己合适的器件设计电路。二、实验仪器及材料1,双踪示波器 一台2,器件：计数器、译码器，门电路三、实验内容1,设计一个10K的频率计电路，最大计数为9999。如图22-1所示（1）,L I、L2、L3、L 4 四位计数器分别对应四位频率计的低位到高位，SA1-SD1,SA2SD2,MA1-MD1,MA2MD2是四位数字频率计的输出端,接至驱动电路（MC45U）的输入端，MC4511的八位输出端连接到LED数码管对应八段输入端上。（2）,计数闸门信号是由HZ8八分频后由Q3输出的，并连接到4 个十进制计数器的计数允许控制端（EN）,Q 3 为高电平时（T1=1 S 内）十进制计数器计数，为低 电 平（T2=1S内）不计数。（3）,在 Q 3为低电平的 最 后 个1/8秒内发出计数清零信号，并连接到4个十进制计数器的清零端（CD）。aQQQQ0123DWC1 DO QO-3 1 Q17 2 Q2SA2SB2SC2SD2MA1J1CD-D-EN-DO-D 1-D 2-D 3Q0 MA2Q1 MB2Q2 MC2Q3 MD2CDUI4四、实验报告1，画出频率计的波形，分析电路工作原理。2,试用可编程控制芯片编程来实现频率的功能。实验二十三、汽车尾灯控制电路一、实验目的熟悉异步计数器和实际控制电路的设计。二、预习要求1,根据实验任务要求，设计并画出实验电路的原理图；2,拟定实验任务，写出预习报告；三、实验仪器1,万用表 一只2,双踪小波器 一台四、实验内容1,设计要求：设计一汽车尾灯的控制电路；选用数学习机上的六个发光二极管，来模拟六个尾灯(每侧三个)。用两个开关作为转弯控制(K l、K 2)当 Kl=l 时，左边三个灯应按图21-1所示周期的亮与暗，而右侧不亮，K 2=l时，则反之。000-100-010-111t_ I图 23-1其中：0 表示暗：1 表示亮；若两只开关都接通，则两侧的灯都做同样周期的亮暗。同时，还设置一个开关K 3,用来模拟脚踏制动器，制动时，若两个转向灯末接通或都接通，则所有灯均连续亮，而单个转向开关接通，则三个转向的尾灯应正常动作，另三个尾灯则连续亮。此外，还要设置一个停车开关K4。2,设计思路(1),欲使转弯时按图21-1所示周期亮暗，则必须设计一组由三个触发器组成的状态计数电路；(2),根据实验要求，左侧三个尾灯控制逻辑如下：LA=K1A+K3*(K1+K2)+K4f.；LB=KPB+K3(K1+K2)+K4f.；LC=K1A+K3*(K1+K2)+K4f.；三式中，K I、K2、K3、K 4 分别对应左右转弯开关，制动开关及停车开关。可用实验装置上的逻辑电平开关来表示，合上时为1,f 为大于50Hz的脉冲信号，A、B、C 为计数输出。(3)表达式说明：合上左转弯开关，Kl=l,灯 A随计数器中A触发器的状态而亮暗，按下制动开关K 3=l,若未合上K 1,灯全亮，K2合上也全亮。故灯亮与Kl、K2的关系卡诺图如下：K1 左K201010111五、实验报告1,画出实验电路原理图;2,整理分析实验结果；3,体会与建议。附录部分芯片引脚图1,74LS00(Y=AB)2,74LS02(Y=A+B)3,74LS04(同 CD4069)(Y=A)4,74LS08(同 CD4081)(Y=AB)5,74LS10(Y=ABC)VCC IC 1Y 3C 3B 3A 3Y6,74LS20(Y=ABCD)7,74LS21(Y=ABCD)8,74LS32(Y=A+B)9,74LS73(双 J-K 触发器)IT HQ 10 GND 2K 2014 13 12 11 10 9 81CLK 1CLR IK VCC 2CLK 2CLR 2J1234567CLRCLKJKQ/Q0XXX011l00Qo/Qo1I10101I01011I11Toggle11XXQo/Qo10,74LS74（双 D 触发器）VCC 2CLR 2D 2CLK 2PRE 2014 13 12 11 10 9 81CLR ID 1CLK 1PRE IQ/IQ GND1234567PRECLRCLKDQ/Q01XX1010XX0100XX1*1*11t11011t001110XQo/QoII,74LS75（四位D 锁存器）1Q0 1Q1/IQI 2G GND/20 20 2Q116 15 14 13 12 11 10 9/1Q0 IDO 1D1 16 VCC 2D0 2D1/2Q112345678DGQ/Q01011110X0Qo/Qo12,74LS54(Y=AB+CD+EF+GH)VCC B NC NC H GY14 13 12 11 10 9 81 2 3 4 5 6 7A C D E F NC GNDABcDEFGGY11XXXXXX0XX11XXXX0XXXX11XX0XXXXXX110All other combinations113,74LS86(Y=AB)14,74LS90（二五十进制计数器）CKA NC QA QD GND QB QC14 B 12 11 10 9 81 2 3 4|5 6|7CKB R01 R02 NC VCC S91 S92输入输出RO(1)RO(2)S 9(l)S9(2)QAQBQCQD110X000011X00000XX111001X0X0计数0X0X计数0XX0计数X000计数15,74LS1I2(双 J-K 触发器)VCC 1CLR 2CLR 2CLK 2K 21 2PRE16 15 14 13 12 11 10 9)11CLK2IK3U41PRE51Q6八Q7/2Q8GNDPRECLRCLKJKQ/Q01XXX100XXX0100XXXVk1*1l0010111100111I01Qo/Qo11I11Toggle111XXQo/Qo1 6,7 4 L S 1 3 8 （三-八线译码器）VCC 0 Y1 Y2 Y3 Y4 Y5 Y616 15 14 13 12 11 10 9A B C G2A G2B Y7 GND12345678G*=G 2 A+G 2 B；1 7,7 4 L S 1 3 9 （二-四线译码器）G 1G*cBAY OY 1Y 2Y 3Y 4Y 5Y 6Y 7X1XXX111111110XXXX1111111110000011111111000110111111100101101111110011111011111010011110111101011111101110110111111011011111111110VCC 2 G 2 A 2B 2Y0 2Y1 2Y2 2Y316 15 14 13 12 11 10 91G 1A IB 1Y0 1Y1 1Y2 1Y3 GND12345678GBAY OY 1Y 2Y 31XX1111000011100110110101101011111018,74LS153（双四选一数据选择器）VCC 2G SO 2c3 2c2 2C1 2C O 2Y16 15 14 13 12 11 10 91G SI 1C3 1C2 1C1 ICO 1Y GND12345678SIsoGYXX11000CO010Cl100C2110C319,74LS175(四 D 触发器)VCC 40/4Q 4D 3D 30 CLK16 15 14 13 12 11 10 9CLR IQ/IQ ID 2D Z2Q 2Q GND12345678CLRCLKDQ/Q0XX011t1101t00110XQo/Qo20J4LS290（二-五十进制计数器）S9(l)NC S9(2)QC QB NC GND输出输入RO(1)RO(2)S 9(l)S9(2)QAQBQCQD110X000011X00000XX111001X0X0计数0X0X计数0XX0计数X000计数21,556时钟芯片22,CD4043(三态输出四R-S触发器)Vdd R3 S3 NC S2 R2 Q2 Q116 15 14 13 12 11 10 91 2 3 4 5 6 7 8Q3 Q0 RO SO OE SI RI VssOEsRQ0XXz100保持不变11011010111无效23,74LS183 全 力 H 器Vcc 2Ai 2Bi 2Cn-l 2Cn NC 2Si14|13|12|11|B O|9|8 74LS1831 2 3 4 5 6 7lAi NC IBi ICn-l ICn ISi GND24,74LS161集成计数器（4 位二进制加法）VCC RCO QA QB QC QD ET LDI 16|15|14|13 I I 12 I I 11 I I 10 I 9）12 3 4 5 6 7 8RD CP A B C D EP GND25,74LS194 4 位双向移位寄存器VCC QO QI Q2 Q3 CLK SI SO16 15 14 B 12 11 10 913LR2SRI3DO4DI5D26D37SLI8GND26,CD4511-BCD码一七段译码器/驱动器VCCfgabcde161514131211109J1 2 3 4 5 6 7|8B C LT BI/RBO RBI D A GND27,10 位 D/A 转换器 AD7520RFB VR V+BIO B9 B8 B7 B616 15 14 13 12 11 10 9AD75201 2 3 4|5 6 7 8I0UT1 I0UT2 GND Bl B2 B3 B4 B52 8,通用型集成运算放大器uA74I8 7 6 5uA74112 3 4实验4.实验5.实验8.实 验11.实 验13.实 验14