集成电路设计的EDA系统概述.ppt

1集成电路设计的集成电路设计的EDA系统概述系统概述6.1 EDA系统概述vEDA系统的发展第一代：60年代末：版图编辑和检查第二代：80年代初：原理图输入、逻辑模拟向下第三代：从RTL级输入向下，包括行为仿真、行为综合、逻辑综合等v流行的EDA系统：Cadence,Mentor Graphics,Viewlogic,Compass，Panda等vEDA系统的理想作用：实现完全的自动化设计，设计出各种各样的电路vEDA系统的实际作用设计信息输入：v语言输入编辑工具v高层次描述的图形输入工具：VHDL功能图输入、逻辑图/电路图输入编辑、版图输入编辑设计实现：综合器设计验证：验证系统/电路符合功能/性能要求及设计规则要求v 模拟器进行模拟（仿真）分析v 规则的检查 什么是模拟？对于设计输入抽象出模型，施加外部激励，观察输入，进行判断v整个设计过程就是把高层次的抽象描述逐级向下进行综合、验证、实现，直到物理级的低层次描述，即掩膜版图。v各设计阶段相互联系，例如，寄存器传输级描述是逻辑综合的输入，逻辑综合的输出又可以是逻辑模拟和自动版图设计的输入，版图设计的结果则是版图验证的输入。vEDA系统介入了包括系统功能设计、逻辑和电路设计以及版图设计等在内的集成电路设计的各个环节主要内容v 高层级描述及模拟v 综合v 逻辑模拟v 电路模拟v 时序分析和混合模拟v 版图设计的EAD工具v 器件模拟和工艺模拟6.2 系统描述与模拟：VHDL语言及模拟v VHDL语言出现背景 一 种 硬 件 描 述 语 言（hardware description language）广义地说，描述电子实体的语言：逻辑图，电路图 大规模电路的出现:逻辑图、布尔方程不太适用，需要在更高层次上描述系统 出现多种HDL语言，为便于信息交换和维护，出现工业标准 v通常指高层设计阶段描述硬件vHDL语言的特点 抽象地进行行为描述 结构化语言：可以描述电子实体的结构 多层次混合描述 既可被模拟，又可被综合v能提供VHDL模拟器的公司：Cadence、Mentor Graphics、Viewlogic、Synopsys等大型EDA公司和CLSI、Model-Technology、Vantage等专门公司vVerilogVHDL语言v基本概念：描述硬件电路，可以抽象地表示电路的行为和结构（完成什么功能，怎样组成）v作用：对IC设计，支持从系统级到门和器件级的电路描述，并具有在不同设计层次上的模拟验证机制可作为综合软件的输入语言，支持电路描述由高层向低层的转换v 建模机制、模拟算法、模拟环境建模机制v 基本结构v 行为描述v 结构描述 VHDL语言的建模机制 基本结构 一个硬件单元在VHDL中看作一个设计实体v 实体外观实体说明：实体命名，实体与外部环境的接口描述，未涉及其内部行为及结构v 实体功能 在结构体中实现 结构体：实体的输入-输出关系，实体的结构和行为描述对应一个实体说明可以有多个结构体，不同的实现方案v功能描述：功能描述：行为描述行为描述数据流描述数据流描述结构描述结构描述混合描述混合描述VHDLVHDL语言的建模机制语言的建模机制行为描述行为描述v电子实体中的行为：电子实体中的行为：反映信号的变化、组合和传播反映信号的变化、组合和传播 行为的特点是信号的延迟和并行性行为的特点是信号的延迟和并行性vVHDLVHDL中描述行为的基本单位是中描述行为的基本单位是进程，由进进程，由进程语句描述。程语句描述。进程之间是进程之间是并行并行的，进程内部是顺序的，进程内部是顺序 执行的。进程语句本身由执行的。进程语句本身由一系列的顺序语句组成，顺序语句发生在该进程被激活的同一一系列的顺序语句组成，顺序语句发生在该进程被激活的同一时刻时刻v信号：各进程之间的通信，数据通路。信号的状态可能影响与信号相关的进程的状态v信号赋值：模拟周期：在时刻t，从一些信号更新、若干进程被激活到进程被挂起信号在一个模拟周期完成求值，延迟td后更新值，td是信号延迟，也称DELTA延迟，在同一模拟时刻，发生t,t+td ，t+2td，.多个模拟周期v进程并行：进程并行：每个进程仅在满足一定条件的某每个进程仅在满足一定条件的某个时刻被激活，同一时刻可以有多个进程被个时刻被激活，同一时刻可以有多个进程被激活激活v对于串行机，模拟时钟在每个时刻停下，直对于串行机，模拟时钟在每个时刻停下，直到每个时刻被激活进程全被处理完到每个时刻被激活进程全被处理完v延迟描述：延迟描述：反映时序，建立精确的电路硬反映时序，建立精确的电路硬件模型件模型 什么是延迟？什么是延迟？传输延迟传输延迟 惯性延迟：惯性延迟：输入信号在指定延迟时间内保持输入信号在指定延迟时间内保持不变，元件的输出端才有响应。不变，元件的输出端才有响应。进程为行为的基本单元进程为行为的基本单元信号作为系统进程之间的数据通路信号作为系统进程之间的数据通路各进程并行执行各进程并行执行VHDLVHDL语言的建模机制语言的建模机制结构描述结构描述v结构描述：结构描述：若干部件用信号线互连形成一个实体若干部件用信号线互连形成一个实体 v部件：部件：对某元件的调用（例元）对某元件的调用（例元）一个结构体由若干例元互连而成一个结构体由若干例元互连而成元件：元件：某个实体的某种结构，只有外观说明（元件说明某个实体的某种结构，只有外观说明（元件说明语句）语句）一个元件说明，代表一种类型的元件，是一个符号一个元件说明，代表一种类型的元件，是一个符号 元件调用：元件调用：元件例化语句元件例化语句:v结构描述中的信号：结构描述中的信号：连接例元，值传递连接例元，值传递 例元的输出值变化会影响以此信号为输入的其他例元例元的输出值变化会影响以此信号为输入的其他例元 元件例化语句可以并行元件例化语句可以并行Architecture behavioral of half _adder is component XOR 元件的外观说明（表示符号，与实体不同）port(I1:in std_logic I2:in std_logic O1:out std_logic);end component;component AND2 port(I1:in std_logic I2:in std_logic O1:out_ std_logic);end component;beginU1:XOR port map(A,B,SUM);元件引用，生成例元 (标号：元件名 端口映射)U2:AND2 port map(A,B,CO);end behavioral;v元件配置元件配置 元件例化语句生成例元引用的是元件，元件例化语句生成例元引用的是元件，不是实体，实体结构中的例元应该同实在的不是实体，实体结构中的例元应该同实在的实体设计相对应，进行元件配置，指出使用实体设计相对应，进行元件配置，指出使用的实体和结构体的实体和结构体 FOR FOR :USE ENTITY USE ENTITY.（结构名）（结构名）标号例元所引用的元件对应于某指定库的标号例元所引用的元件对应于某指定库的某实体和某结构体某实体和某结构体 Architecture structural_view OF full_adder IS Component half_adderPORT(in1,in2:IN Std_logic;sum,carry:OUT Std_logic);End Component;Component or_gate PORT(in1,in2:IN Std_logic;sum,carry:OUT Std_logic);End Component;Signal a,b,c:Std_logic;说明连接元件所用的内部信号说明连接元件所用的内部信号Begin u1:half_adder PORT MAP(x,y,b,a);u2:half_adder PORT MAP(c_in,b,sum,c);u3:or_gate PORT MAP(c,a,c_out);End structural_view;Configuration parts of full_adder IS For structural_view For u1,u2:half_adderUSE ENTITY WORK.half_adder(behav);End For;For u3:or_gateUSE ENTITY WORK.or_gate(arch1);End For;End For;End parts;实体实体FULL_ADDERFULL_ADDER的配置，命名为的配置，命名为PARTSPARTS，采用结构体采用结构体 structural_viewstructural_view作为实体作为实体full-adderfull-adder的结构体，该结构的结构体，该结构体中例化的两个元件体中例化的两个元件u1u1，u2u2采用实体采用实体half-adderhalf-adder，结构体结构体behavbehav来源于来源于WORKWORK库，库，u3u3采用实体采用实体or-gateor-gate，结构体结构体arch1arch1来源于来源于WORKWORK库库 VHDL语言的模拟算法v 面向事件的模拟算法：面向事件的模拟算法：同一时刻活跃信号占全部信号同一时刻活跃信号占全部信号的的15%15%，为提高效率，仅对发生事件的信号进行计算，为提高效率，仅对发生事件的信号进行计算，对于不发生事件的信号则不进行计算对于不发生事件的信号则不进行计算v 几个概念几个概念什么是事件？什么是事件？信号的逻辑值发生变化信号的逻辑值发生变化动态的全局事件表：动态的全局事件表：记录信号事件和时间事件，可记录信号事件和时间事件，可更新。更新。信号事件：信号事件：信号驱动产生的事件；信号驱动产生的事件；时间事件：时间事件：进程由于等待时间条件而挂起的事件进程由于等待时间条件而挂起的事件激活进程：激活进程：与电路中某变化的信号相关的进程，相与电路中某变化的信号相关的进程，相应的信号称为敏感信号。应的信号称为敏感信号。进程可以被敏感信号、等待时间、激活条件激活。进程可以被敏感信号、等待时间、激活条件激活。开始开始激活所有进程激活所有进程读入激励信号读入激励信号记入全局事件表记入全局事件表产生新的信号事件记入事件表；产生新的信号事件记入事件表；时间等待事件记入事件表；时间等待事件记入事件表；进程挂起进程挂起当前时刻所有当前时刻所有激活进程模拟完激活进程模拟完？增加事件增加事件最小时间间隔最小时间间隔否否施加施加新的输入信号新的输入信号根据全局事件表根据全局事件表更新相应的信号更新相应的信号执行被激活的进程执行被激活的进程否否存在被激活的存在被激活的进程？进程？是是无无全局全局 事件表空？事件表空？是是是是用户：语言输入，模拟用户：语言输入，模拟器模拟器模拟6.3 6.3 综合综合v 概念：概念：从设计的高层次向低层次转换的过程，是一从设计的高层次向低层次转换的过程，是一种自动设计的过程种自动设计的过程 一种专家系统一种专家系统v 分类：分类：高级综合高级综合逻辑综合（逻辑综合（RTLRTL级综合）级综合）物理综合（逻辑图或电路图到版图，严格说应该物理综合（逻辑图或电路图到版图，严格说应该是同级驱动）是同级驱动）高级综合高级综合v 设计的算法级描述转换为设计的算法级描述转换为RTLRTL级描述级描述v 核心：核心：分配（分配（ALLOCATIONALLOCATION）和调度和调度（SCHEDULINGSCHEDULING）分配：分配：给定性能、面积给定性能、面积/功耗条件下，确定硬功耗条件下，确定硬件资源：执行单元、存储器、控制器、总线等，件资源：执行单元、存储器、控制器、总线等，产生数据通道产生数据通道调度：调度：确定这些结构的操作次序确定这些结构的操作次序v根据控制流图和调度中产生的状态信息，利用传根据控制流图和调度中产生的状态信息，利用传统的统的RTL/RTL/逻辑综合技术综合出控制器部分逻辑综合技术综合出控制器部分v目标：找到代价最小的硬件结构，使性能最佳目标：找到代价最小的硬件结构，使性能最佳v综合过程：综合过程：输入的行为描述编译输入的行为描述编译 中间数据结构中间数据结构 数据流综合子系统、控制流综合子系统数据流综合子系统、控制流综合子系统 数据通道和控制部分（数据通道和控制部分（RTLRTL级网表）级网表）模拟验证模拟验证 RTLRTL两级工艺映射两级工艺映射 工艺相关的结构工艺相关的结构 逻辑图自动生成逻辑图自动生成 逻辑图逻辑图 模拟验证模拟验证综合系统组成：编译器、模拟器、综合系统组成：编译器、模拟器、数据流综合子系统、控制流综合数据流综合子系统、控制流综合子系统、工艺映射系统逻辑图自子系统、工艺映射系统逻辑图自动生成系统动生成系统v工艺映射：工艺映射：已知工艺无关的结构描述、目标已知工艺无关的结构描述、目标工艺及一组设计约束，在满足设计约束条件工艺及一组设计约束，在满足设计约束条件下，在物理域上实现同一层次的结构描述。下，在物理域上实现同一层次的结构描述。（不丢结构信息，增加工艺数据）（不丢结构信息，增加工艺数据）算法级不适用，算法级不适用，RTLRTL级（宏单元），逻辑级级（宏单元），逻辑级（标准单元或门阵单元、（标准单元或门阵单元、FPGAFPGA、PLDPLD等）等）v综合中的优化问题（黑箱）：资源共享、连接优化、时钟分配等 优化目标：面积、速度、功耗、可测试性逻辑综合v 概念：概念：由给定的逻辑功能和性能要求，在由给定的逻辑功能和性能要求，在一个包含许多结构、功能、性能已知的逻一个包含许多结构、功能、性能已知的逻辑元件的逻辑单元库支持下，确定出由一辑元件的逻辑单元库支持下，确定出由一定逻辑单元组成的逻辑结构定逻辑单元组成的逻辑结构v 输入：逻辑设计描述；输出：逻辑网表或输入：逻辑设计描述；输出：逻辑网表或逻辑图逻辑图v综合过程：综合过程：1.1.设计描述设计描述 2.2.设计编译设计编译 3.3.逻辑化简和优化：完成逻辑化简和优化：完成逻辑结构的生成与逻辑结构的生成与优化优化，满足系统逻辑功能的要求。，满足系统逻辑功能的要求。4.4.利用给定的逻辑单元库进行工艺映射，对利用给定的逻辑单元库进行工艺映射，对生成的逻辑网络进行元件配置，进而估算速度、生成的逻辑网络进行元件配置，进而估算速度、面积、功耗，进行逻辑结构的面积、功耗，进行逻辑结构的性能优化性能优化 5.5.得到逻辑网表得到逻辑网表v综合中的优化问题（黑箱）：综合中的优化问题（黑箱）：优化目标：面积、速度、功耗、可测试性优化目标：面积、速度、功耗、可测试性v可综合的输入描述：可综合的输入描述：VHDLVHDL、VerilogVerilog、HardwareCHardwareC逻辑模拟v逻辑模拟的基本概念：将逻辑设计输入到计算机，用软件方法形成硬件的模型，给定输入波形，利用模型算出各节点和输出端的波形，判断正确否v主要作用：验证逻辑功能和时序的正确性v分类：根据所模拟逻辑单元规模的大小 寄存器传输级模拟：总体操作正确性功能块级模拟：加法器、计数器、存储器等 门级模拟：基本逻辑单元：门、触发器等开关级模拟：晶体管：后仿真v几个概念几个概念什么是逻辑功能？什么是逻辑功能？输入和输出之间的逻辑关系，不考输入和输出之间的逻辑关系，不考虑与时间的关系。虑与时间的关系。什么是时序？什么是时序？考虑与时间的关系，输入和输出之间与考虑与时间的关系，输入和输出之间与时间有关系时间有关系组合逻辑和时序逻辑组合逻辑和时序逻辑 组合逻辑：组合逻辑：输出只决定于同一时刻各输入状态的输出只决定于同一时刻各输入状态的组合，与以前状态无关组合，与以前状态无关 特点：特点：输入与输出间无反馈途径；电路中输入与输出间无反馈途径；电路中无记忆单元无记忆单元 时序逻辑电路：时序逻辑电路：输出与输入状态有关，还与系统输出与输入状态有关，还与系统原先状态有关原先状态有关 特点：特点：输入与输出间有反馈途径；电路中输入与输出间有反馈途径；电路中有记忆单元有记忆单元逻辑模拟（续）v设计输入方法：设计输入方法：逻辑综合的结果；原理图输入；逻辑描述逻辑综合的结果；原理图输入；逻辑描述语言语言v主要作用：主要作用：验证逻辑功能的正确性，真值表（验证逻辑功能的正确性，真值表（first-stepfirst-step）延迟模拟：时序的正确性，预先检查是否有尖峰、竞延迟模拟：时序的正确性，预先检查是否有尖峰、竞争冒险现象争冒险现象(second step)second step)竞竞争争冒冒险险：从从门门的的输输入入到到输输出出存存在在延延迟迟，不不同同门门的的延延迟迟不同，不同通路上的延迟不同，引起电路出现错误的输出不同，不同通路上的延迟不同，引起电路出现错误的输出 两两个个路路径径在在不不同同时时刻刻到到达达：竞竞争争；输输出出的的干干扰扰脉脉冲：冒险冲：冒险v主主要要环环节节：逻逻辑辑描描述述、逻逻辑辑模模拟拟模模型型的的建建立立、逻逻辑辑模模拟拟算算法法逻辑模拟模型逻辑模拟模型v逻辑元件模型和信号模型逻辑元件模型和信号模型v元元件件的的延延迟迟模模型型：检检查查时时序序关关系系、反反映映竞竞争争和和冒冒险险等等现现象象；调调用的门单元中已含有不同延迟模型信息用的门单元中已含有不同延迟模型信息 零延迟：零延迟：检查逻辑关系正确性，组合逻辑和同步时序检查逻辑关系正确性，组合逻辑和同步时序 单位延迟：单位延迟：逻辑关系正确性逻辑关系正确性 指定延迟：指定延迟：不同元件或不同的元件类型指定不同的延迟；不同元件或不同的元件类型指定不同的延迟；指定上升、下降时间；尖峰分析指定上升、下降时间；尖峰分析 最大最大-最小延迟：最小延迟：分析竞争分析竞争 惯性延迟：惯性延迟：可抑制尖峰可抑制尖峰 连线延迟：连线延迟：加到门延迟中；门之间加入延迟元件等加到门延迟中；门之间加入延迟元件等ab1ab12最小延迟=1 最大延迟=2v 不同要求的逻辑模拟调用不同的延迟信息不同要求的逻辑模拟调用不同的延迟信息 快速模拟：验证逻辑功能快速模拟：验证逻辑功能v 单位延迟单位延迟v 指定延迟指定延迟v 最大或最小延迟最大或最小延迟 详细模拟：检查竞争冒险等情况详细模拟：检查竞争冒险等情况v 双延迟模型双延迟模型逻辑模拟模型（续）v信号模型：信号模型：逻辑模拟中信号的逻辑值和逻辑强度逻辑模拟中信号的逻辑值和逻辑强度v信号值信号值:实际电路，逻辑状态是实际电路，逻辑状态是0 0和和1 1 在在逻逻辑辑模模拟拟中中为为了了反反映映信信号号状状态态的的过过渡渡过过程程，模模拟拟出出竞争冒险，引入新的状态值竞争冒险，引入新的状态值三值模拟三值模拟v0 0，1 1，（不不定定态态：记记忆忆元元件件等等未未指指定定的的初初始始态态、不可预测的振荡态、无关态等）不可预测的振荡态、无关态等）v真值表真值表v检测静态冒险检测静态冒险（静态（静态0 0冒险和冒险和1 1冒险）冒险）不能检测动态冒险不能检测动态冒险 逻辑模拟模型（续）四值模拟四值模拟v0 0，1 1，Z Z（高阻态：信号与其源断开后的状态，高阻态：信号与其源断开后的状态，如单向开关）如单向开关）v真值表真值表五值模拟、八值模拟等，但逻辑状态过多，模拟速度五值模拟、八值模拟等，但逻辑状态过多，模拟速度变慢变慢逻辑模拟模型（续）v 信号强度：信号强度：处理线连逻辑关系：多个元处理线连逻辑关系：多个元件输出信号线直接相连，汇集点与信号件输出信号线直接相连，汇集点与信号的关系的关系 信号强度：信号强度：信号驱动能力，高强度信号信号驱动能力，高强度信号占优势。占优势。如果强度相等信号值不同，线连点强度如果强度相等信号值不同，线连点强度不变，信号值未知。不变，信号值未知。逻辑模拟算法v编译方式和表格驱动方式编译方式和表格驱动方式v编译方式编译方式将逻辑电路编译转换成一组指令代码。元件按功能将逻辑电路编译转换成一组指令代码。元件按功能编成子程序，按相互间连接关系以一定顺序将子程编成子程序，按相互间连接关系以一定顺序将子程序连成总的可执行程序。序连成总的可执行程序。元件的计算顺序编排元件的计算顺序编排 输输入入端端为为0 0级级，元元件件的的级级数数等等于于所所有有前前级级元元件件最最大级数加大级数加1 1；不不考考虑虑延延迟迟，只只能能模模拟拟组组合合逻逻辑辑电电路路和和可可忽忽略略竞竞争冒险的同步时序电路争冒险的同步时序电路逻辑模拟算法（续）v表格驱动方式表格驱动方式 将将逻逻辑辑电电路路转转换换成成表表格格：电电路路描描述述表表、元元件件类型表；类型表；元件的扇入扇出表、信号线表元件的扇入扇出表、信号线表考虑延迟，可模拟异步时序考虑延迟，可模拟异步时序采采用用面面向向事事件件模模拟拟：与与VHDLVHDL模模拟拟算算法法类类似似，信信号号驱动的是元件驱动的是元件v 对于较大规模的电路：对于较大规模的电路：高高速速逻逻辑辑模模拟拟器器：软软件件硬硬件件化化，并并行行处处理理，模模拟拟速度提高速度提高10001000倍倍电路模拟v电路设计：电路设计：根据电路性能确定电路结构和元件参数根据电路性能确定电路结构和元件参数 没有自动设计软件没有自动设计软件 设设计计人人员员根根据据电电路路性性能能要要求求，初初步步确确定定电电路路结结构构和和元元件件参数，利用电路模拟软件进行模拟分析，判断修改参数，利用电路模拟软件进行模拟分析，判断修改v电电路路模模拟拟：根根据据电电路路的的拓拓扑扑结结构构和和元元件件参参数数将将电电路路问问题题转转换换成成适适当当的的数数学学方方程程并并求求解解，根根据据计计算算结结果果检检验验电电路路设设计计的的正正确性确性 模拟对象：元件模拟对象：元件 优点：不需实际元件、可作各种模拟甚至破坏性模拟优点：不需实际元件、可作各种模拟甚至破坏性模拟电路模拟（续）v在集成电路设计中起的作用：在集成电路设计中起的作用：版版图图设设计计前前的的电电路路设设计计，保保证证电电路路正正确确(包包括括电电路结构和元件参数路结构和元件参数)有单元库支持：单元事先经过电路模拟有单元库支持：单元事先经过电路模拟无无单单元元库库支支持持的的全全定定制制设设计计：由由底底向向上上，首首先先对对单单元元门门电电路路进进行行电电路路设设计计、电电路路模模拟拟，依依此此进进行行版图设计，直至整个电路版图设计，直至整个电路后后仿仿真真：考考虑虑了了寄寄生生参参数数，由由电电路路模模拟拟预预测测电电路路性能性能v典型软件：典型软件：SPICESPICE、HSPICEHSPICE电路模拟的基本功能v 可处理的元器件：可处理的元器件：电阻、电容、电感、互感、独立电电阻、电容、电感、互感、独立电流源、电压源、传输线、四种受控源、四种器件（二流源、电压源、传输线、四种受控源、四种器件（二极管、双极管、结型场效应管、极管、双极管、结型场效应管、MOSMOS）等等v 可完成的分析功能：可完成的分析功能：直直流流分分析析(.(.DC)DC)：典典型型的的是是求求解解直直流流转转移移特特性性，输输入入加加扫扫描描电电压压或或电电流流，求求输输出出和和其其他他节节点点（元元件件连连接处）电压或支路电流；还有接处）电压或支路电流；还有.TFTF、.OP.OP、.SENSE.SENSE交交流流分分析析(.(.AC)AC)：以以频频率率为为变变量量，在在不不同同的的频频率率上上求求出出稳稳态态下下输输出出和和其其他他节节点点电电压压或或支支路路电电流流的的幅幅值值和相位。噪声分析和失真分析和相位。噪声分析和失真分析瞬态分析(.TRAN)：以时间为变量，输入加随时间变化的信号，计算输出和其节点电压或支路电流的瞬态值。温度特性分析(.TEMP)：不同温度下进行上述分析，求出电路的温度特性v电路模拟软件的基本结构 五部分组成：输入处理、元器件模型处理、建立电路方程、方程求解和输出处理电路模拟软件的基本结构v输入处理：输入处理：主要完成对输入文件进行编译，词法主要完成对输入文件进行编译，词法语法检查、存储输入数据、其他（元件预处理等）语法检查、存储输入数据、其他（元件预处理等）v模模型型处处理理：元元器器件件的的数数学学模模型型：用用数数学学公公式式描描述述器器件件的的电电流流电电压压特特性性、与与物物理理参参数数和和工工艺艺参参数数的的关系关系 主主要要是是非非线线性性元元件件的的模模型型：如如MOSMOS、BJTBJT、二二极极管管等等，这这些些模模型型编编入入模模型型库库，可可调调用用；也也可自行定义后加入模型库可自行定义后加入模型库电路模拟的精度：电路模拟的精度：模型精度、参数选取模型精度、参数选取电路模拟软件的基本结构（续）v 建立电路方程 根据电路结构、元件参数、分析要求，建立方程依据的基本原理是欧姆定律和基尔霍夫定律v 方程求解数值解法：线性代数方程组解法、非线性方程组解法、常微分方程组解法线性电路的直流分析：选主元的高斯消去法或LU分解法非线性电路的直流分析：对非线性元件进行线性化处理迭代方法交流分析：线性电路、非线性电路，处理同上瞬态分析：常微分方程组，通过数值积分转换v 输出处理：选择输出内容和输出方式（表格和曲线）电路描述v 较大规模电路，一般用较大规模电路，一般用电路图输入电路图输入，相应的编译程，相应的编译程 序转换为电路描述语言再进行模拟。序转换为电路描述语言再进行模拟。电路描述语言：电路描述语言：描述电路结构、元件参数、器件描述电路结构、元件参数、器件模型、电路运行环境、分析类型和输出要求等模型、电路运行环境、分析类型和输出要求等v电电路路描描述述前前首首先先要要画画好好电电路路图图，节节点点编编号号（接接地地节节点零号，其他正整数）点零号，其他正整数）vSPICESPICE的描述语言：的描述语言：电路拓扑（网表）电路拓扑（网表）采用模型（元件属性）采用模型（元件属性）仿真内容控制仿真内容控制电路描述举例 CMOS INVERTER DC TRANS.CHARACTERISTICSVCC 2 0 5VIN 1 0 PULSE 0 5 2NS 2NS 2NS 30NSM1 3 1 2 2 MOD1 L=2U W=18UM2 3 1 0 0 MOD2 L=2U W=10U.MODEL MOD1 PMOS LEVEL=3 VTO=1 NSUB=2E15 UO=166.MODEL MOD2 NMOS LEVEL=3 VTO=1 NSUB=2E15 UO=550.DC VIN 0 5 0.1.PLOT DC V(3).END元件语句：元件名 与之相连的节点号（D，G，S，G）元件参数(模型名，模型语句与元件语句分开)vHSPICEHSPICE与与SPICESPICE相比的特点：相比的特点：快速收敛；快速收敛；具有多种精确的器件模型；具有多种精确的器件模型；采用层次化方法命名节点；采用层次化方法命名节点；可以为多种分析类型输出波形图；可以为多种分析类型输出波形图；可以依据电路性能要求和测量数据进行可以依据电路性能要求和测量数据进行参数优化参数优化，自动产生，自动产生模型参数和元器件值；模型参数和元器件值；具有良好的建立单元库的功能；具有良好的建立单元库的功能；可以进行统计容差分析，分析元件及模型参数变化对电路性可以进行统计容差分析，分析元件及模型参数变化对电路性能的影响；能的影响；支持最坏情况支持最坏情况(worse-case)worse-case)设计设计时序分析v逻辑模拟逻辑模拟的基本单元是的基本单元是门或功能块门或功能块，一定程度上，一定程度上反映竞争、冒险等现象，模拟速度比反映竞争、冒险等现象，模拟速度比SPICESPICE快三快三个量级，但精度不够，各节点电流、电压不知个量级，但精度不够，各节点电流、电压不知v电路模拟电路模拟的基本单元的基本单元是晶体管、电阻、电容等元是晶体管、电阻、电容等元器件器件，可以较精确地获得电路中各节点的电压或，可以较精确地获得电路中各节点的电压或电流，但对于较大的电路，很多的迭代求解需要电流，但对于较大的电路，很多的迭代求解需要很大的存储空间和很长的计算时间很大的存储空间和很长的计算时间v时序分析时序分析介于两者之间，可提供详细的波形和时介于两者之间，可提供详细的波形和时序关系，比序关系，比SPICESPICE快二个量级，精度低快二个量级，精度低10%10%，但比，但比带延迟的逻辑模拟要高得多带延迟的逻辑模拟要高得多v器件级时序分析：器件级时序分析：基基本本原原理理：简简化化了了器器件件模模型型，采采用用查查表表技技术术，关关键电学量与工作条件的关系以表格形式反映键电学量与工作条件的关系以表格形式反映算算法法上上：单单步步迭迭代代，不不求求解解联联立立方方程程，超超松松弛弛牛牛顿迭代法加速收敛顿迭代法加速收敛宏模型：宏模型：简化电路描述，节省时间和空间简化电路描述，节省时间和空间v门级时序分析：门级时序分析：静态时序分析静态时序分析、时序模拟器、时序模拟器v混混合合模模拟拟：结结合合三三者者特特点点，对对影影响响电电路路性性能能的的关关键键部部分分进进行行电电路路模模拟拟，其其他他部部分分用用逻逻辑辑模拟和时序分析模拟和时序分析版图设计的版图设计的EDAEDA工具工具v版图设计：版图设计：根据电路功能和性能要求及工艺限制根据电路功能和性能要求及工艺限制（线宽、间距等），设计掩膜版图（线宽、间距等），设计掩膜版图输入：可以是原理图、网表；可以直接编辑版图输入：可以是原理图、网表；可以直接编辑版图输出：版图输出：版图v版图设计的重要性：版图设计的重要性：电路功能和性能的物理实现电路功能和性能的物理实现尺尺寸寸减减小小后后，连连线线延延迟迟直直接接决决定定芯芯片片速速度度。布布线线方方案案、从从而而布布局局方方案案很很重重要要 芯芯片片面面积积、速度速度v版图设计的目标：版图设计的目标：连线全部实现，芯连线全部实现，芯片面积最小，性能优化（连线总延迟片面积最小，性能优化（连线总延迟最小）最小）vEDAEDA工具分类（按工作方式分）：工具分类（按工作方式分）：自动自动设计、半自动设计、人工设计设计、半自动设计、人工设计；用的用的大多是启发式算法大多是启发式算法 版图验证与检查版图验证与检查版图的自动设计版图的自动设计v概念：概念：通过通过EDAEDA软件，将逻辑描述自动软件，将逻辑描述自动转换成版图描述转换成版图描述v成熟的自动版图设计包括基于门阵列、成熟的自动版图设计包括基于门阵列、标准单元、标准单元、PLAPLA的布图系统，的布图系统，BBLBBL布图系布图系统也在发展中统也在发展中v典型的典型的IC EDAIC EDA软件，如软件，如CadenceCadence、MentorMentor、CompassCompass、PandaPanda等设计系统中等设计系统中都有自动版图设计功能都有自动版图设计功能自动版图设计过程逻辑划分逻辑划分布局布局布线布线设计检验设计检验输出输出输入输入人机交互人机交互单元库单元库布图规划布图规划自动版图设计过程（续）逻辑划分逻辑划分v概念：概念：功能划分功能划分v原原则则：功功能能块块面面积积和和端端子子数数满满足足要要求求，使使功功能块数目或总的外连接数最小能块数目或总的外连接数最小v基基本本思思想想：连连接接度度大大的的元元件件放放在在同同一一功功能能块块中中v划分算法：划分算法：简单连接度法、分配法、简单连接度法、分配法、LinLin法等法等布图规划布图规划v布图规划：布图规划：根据电路网表、估计的芯片的大体面根据电路网表、估计的芯片的大体面积和形状、各功能块的大体形状面积、功能块的积和形状、各功能块的大体形状面积、功能块的数目、输入数目、输入/输出数目等，对设计的电路进行物输出数目等，对设计的电路进行物理划分和预布局。先进行初始规划（理划分和预布局。先进行初始规划（initialize initialize floorplanfloorplan），），产生输入产生输入/输出行，单元区行以及输出行，单元区行以及布线网格等，然后进行行调整、芯片面积调整、布线网格等，然后进行行调整、芯片面积调整、布线网格调整，并进行预布局，初步确定各功能布线网格调整，并进行预布局，初步确定各功能块的形状面积及相对位置、块的形状面积及相对位置、I/OI/O位置以及芯片形位置以及芯片形状尺寸，而且可以从总体上考虑电源、地线、数状尺寸，而且可以从总体上考虑电源、地线、数据通道分布（据通道分布（datapath plandatapath plan）自动布局自动布局v布局概念：布局概念：按电路功能、性能、几何要求，放置各部件按电路功能、性能、几何要求，放置各部件v目标：目标：芯片面积最小、性能优化芯片面积最小、性能优化v过程：过程：初始布局、布局迭代改善初始布局、布局迭代改善初始布局：初始布局：单元选择：单元选择：与已安置单元连接度最大的单与已安置单元连接度最大的单 元；向前看元；向前看U U步步 单元安置：单元安置：选择与已安置单元距离最短的位置作选择与已安置单元距离最短的位置作为选出单元的安置位置（连线长度计算方法：为选出单元的安置位置（连线长度计算方法：最最小生成树；最小斯坦纳树；最小链；最小矩形半小生成树；最小斯坦纳树；最小链；最小矩形半周长）周长）布局迭代：布局迭代：选择一个单元或单元集，将位置与候选选择一个单元或单元集，将位置与候选位置交换，对新布局计算判断位置交换，对新布局计算判断v判断标准：连线总长度、布线均匀性判断标准：连线总长度、布线均匀性自动布线自动布线v 概概念念：满满足足工工艺艺规规则则、布布线线层层数数限限制制、线线宽宽、线线间间距距限限制制和和各各线线网网可可靠靠绝绝缘缘等等，根根据据电电路路的的连连接接关关系系进进行行连连线线，100%100%连连通通，使使芯芯片片面面积最小积最小v布线质量评价：布线质量评价：布通率布通率100%100%布线面积最小布线面积最小布线总长度最小布线总长度最小通孔数少（解释）通孔数少（解释）布线均匀布线均匀v布线算法布线算法面向线网的算法：面向线网的算法：v先先定定线线网网的的布布线线顺顺序序，每每次次布布一一个个线线网网，达达到到当当前前最最优或准优优或准优v问题：存储量大，难以布线网多、布线密度大的情况问题：存储量大，难以布线网多、布线密度大的情况v线网定序法：短线法、干扰度法线网定序法：短线法、干扰度法v典型布线算法：李氏法、线探索法等（解释）典型布线算法：李氏法、线探索法等（解释）面向布线区的算法：面向布线区的算法：v并并行行算算法法，整整体体规规划划，在在布布线线区区达达到到总总体体最最优优或或准准优优；但对通道形状有一定要求，适应性较差但对通道形状有一定要求，适应性较差v过程：过程：总体布线：通道划分和线网分配总体布线：通道划分和线网分配线网分配：依据通道容量、布线密度；线网分配：依据通道容量、布线密度；详详细细布布线线（通通道道布布线线）：对对分分配配到到通通道道区区底底线线网网确定在通道区的具体位置确定在通道区的具体位置v自动设计很大程度上受限于近似算法与版图结构自动设计很大程度上受限于近似算法与版图结构 可可作作人人工工调调整整：未未布布的的单单元元、线线、布布线线过过密密处处可可作压缩处理作压缩处理v布局布线算法的发展布局布线算法的发展时延驱动算法时延驱动算法 0.8 0.8微米工艺：微米工艺：连线延迟与门延迟已经相当。连线延迟与门延迟已经相当。对对深深亚亚微微米米电电路路，布布图图优优化化目目标标由由芯芯片片面面积积最最小小，调调整整到到连连线线总总延延迟迟最最小小，性性能能优优化化，布布图中引入时延模型、时延分析图中引入时延模型、时延分析多层布线算法多层布线算法v 版图的半自动设计：符号式版图设计版图的半自动设计：符号式版图设计 用用符符号号进进行行版版图图输输入入，通通过过自自动动转转换换程程序序转转换换（压压缩缩功能）；可不考虑设计规则功能）；可不考虑设计规则v 版图的人工设计版图的人工设计 用用于于底底层层单单元元设设计计、单单元元库库单单元元设设计计、模模拟拟电电路路设设计