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第4 章 Nios II 外围设备本章介绍了Nios II 处理器常用外围设备(Peripherals)内核的特点、配置以及软件编程，供大家在使用这些外设定制Nios II 系统时查阅。这些外设都是以IP 核的形式提供给用户的,用户可以根据实际需要把这些IP 核集成到Nios II系统中去。主要介绍：硬件结构；内核的特性核接口；SOPC Builder 中各内核的配置选项；软件编程。主要内容第4 章 目录 4.1 并行输入/输出(PIO)内核 4.2 SDRAM 控制器内核 4.3 CFI(通用Flash)控制器内核 4.4 EPCS 控制器内核 4.5 定时器内核 4.6 UART 内核 4.7 JTAG_UART 内核 4.8 SPI 内核 4.9 DMA 内核 4.10 带Avalon 接口的互斥内核 4.11 带Avalon 接口的邮箱内核 4.12 System ID 内核第4 章 目录 4.1 并行输入/输出(PIO)内核 4.2 SDRAM 控制器内核 4.3 CFI(通用Flash)控制器内核 4.4 EPCS 控制器内核 4.5 定时器内核 4.6 UART 内核 4.7 JTAG_UART 内核 4.8 SPI 内核 4.9 DMA 内核 4.10 带Avalon 接口的互斥内核 4.11 带Avalon 接口的邮箱内核 4.12 System ID 内核4.1 并行输入/输出内核并行输入/输出内核(PIO 内核)提供Avalon 从控制器端口和通用I/O 口间的存储器映射接口。PIO 内核提供简单的I/O 访问用户逻辑或外部设备，例如：控制LED 读取开关量 控制显示设备 配置并且与片外设备通信说明：1.SOPC Builder 中提供了PIO 内核，可以很容易将PIO 内核集成到SOPC Builder 生成的系统中。2.通用I/O 端口既连接到片内逻辑又连接到外部设备的FPGA I/O 管脚。4.1 并行输入/输出内核 PIO 内核简介最多32 个I/O 端口CPU内核PIO内核寄存器Nios II 系统PIO内核Pio31Pio30Pio29Pio3Pio2Pio1Pio0Pio7Pio6Pio5Pio4Pio3Pio2Pio1Pio0PIO内核端口数可设置每 个Avalon 接 口 的PIO 内 核可 提 供32 个I/O 端 口 且 端 口 数 可设 置，用 户 可 以 添 加 一 个 或 多 个PIO 内 核。CPU 通 过I/O 寄 存 器控 制I/O 端 口 的 行 为。I/O 口 可 以配 置 为 输 入、输 出 和 三 态，还 可以用来检测电平事件和边沿事件。CPU 通过寄存器控制I/O 端口行为PIO 内核结构框图4.1 并行输入/输出内核 PIO 内核寄存器描述偏移量寄存器名称 R/W(n-1)2 1 00数据寄存器读访问 R 读入输入引脚上的逻辑电平值写访问 W 向PIO 输出口写入新值1 方向寄存器R/W控制每个I/O 口的输入输出方向。0：输入；1：输出。2 中断屏蔽寄存器 R/W使能或禁止每个输入端口的IRQ。1：中断使能；0：禁止中断。3边沿捕获寄存器 R/W 当边沿事件发生时对应位置1。注：该寄存器是否存在取决于硬件的配置。如果该寄存器不存在，那么读寄存器将返回未定义的值，写寄存器无效。写任意值到边沿捕获寄存器将清除所有位为0。“该寄存器是否存在取决于硬件的配置。如果该寄存器不存在，那么读寄存器将返回未定义的值，写寄存器无效。”4.1 并行输入/输出内核双击 PIO内核配置选项4.1 并行输入/输出内核 PIO内核配置选项Basic Settings 选项卡I/O 口宽度：可设置为1 32 的任何整数值。Direction 中文描述Bidirectional(tri-state)ports双向(三态)端口Input ports only 仅为输入端口Output ports only 仅为输出端口Both input and output ports输入和输出端口4.1 并行输入/输出内核 PIO内核配置选项Basic Settings 选项卡Direction 中文描述Bidirectional(tri-state)ports双向(三态)端口Input ports only 仅为输入端口Output ports only 仅为输出端口Both input and output ports输入和输出端口4.1 并行输入/输出内核 PIO内核配置选项Input Options 选项卡边沿捕获寄存器中断寄存器Rising Edge：上升沿Falling Edge：下降沿Either Edge：上升或下降沿Level：输入为高电平且中断使能，则PIO 内核产生一个IRQ。Edge：边沿捕获寄存器相应位为1 且中断使能，则PIO 内核产生一个IRQ。说明：当指定类型的边沿在输入端口出现时，边沿捕获寄存器对应位置1。说明：中断只有高电平中断，如果希望低电平时中断，则需在该I/O 输入引脚前加一个“非”门。4.1 并行输入/输出内核 PIO内核配置选项Simulation 选项卡当需要对外进行仿真时，要设置simulation 选项卡。4.1 并行输入/输出内核 软件编程PIO 内核提供了对硬件进行寄存器级访问的文件。Altera_avalon_pio_regs.h该 文 件 定 义 了 内 核 的 寄 存 器 映 射 并 提 供 硬 件 设 备 访 问 宏 定 义。可 通 过 阅 读 上 述 文 件 以 熟 悉PIO 设 备 的 软 件 访 问 方 法，但 不 应 该修改文件。例:红色发光二极管LEDR在LEDR 上输出显示data 数据的C/C+语句格式为：IOWR _ALTERA_AVALON_PIO_DATA(LED_RED_BASE,data)或者：4.1 并行输入/输出内核 IOWR_ALTERA_AVALON_PIO_DATA(0 x00B81090,data)IOWR(LED_RED_BASE,0,data)；IOWR(0 x00B81090,0,data)第4 章 目录 4.1 并行输入/输出(PIO)内核 4.2 SDRAM 控制器内核 4.3 CFI(通用Flash)控制器内核 4.4 EPCS 控制器内核 4.5 定时器内核 4.6 UART 内核 4.7 JTAG_UART 内核 4.8 SPI 内核 4.9 DMA 内核 4.10 带Avalon 接口的互斥内核 4.11 带Avalon 接口的邮箱内核 4.12 System ID 内核4.2 SDRAM 控制器内核 SDRAM 控制器内核概述SDRAM 控制器内核提供一个连接片外SDRAM 芯片的Avalon 接口，并可以同时连接多个SDRAM 芯片。SDRAM 控制器内核具有不同数据宽度(8、16、32或64 位)、不同内存容量和多片选择等设置。SDRAM 控制器不支持禁能的时钟模式。SDRAM 控制器使cke 引脚永久地有效。4.2 SDRAM 控制器内核 SDRAM 控制器内核概述PPL(片 内 锁 相 环)：通 常 用 于 调 整SDRAM 控 制 器 内 核 与SDRAM 芯片之间的相位差。Avalon 三 态 桥：SDRAM 控 制 器 可 与 现 有 三 态 桥 共 用 引 脚，这用能减少I/O 引脚使用，但将降低性能。fMAX(最 高 时 钟 频 率)：目 标FPGA 的 系 列 和 整 个 硬 件 设 计 都会影响硬件设计可实现的最高时钟频率。4.2 SDRAM 控制器内核 SDRAM内核配置选项可直接选择预定义的SDRAM 芯片型号，对话框将自动改变下面两个选项卡的值来匹配指定配置。Memory Profile：用于指定SDRAM 的结构。4.2 SDRAM 控制器内核数据宽度 允许值：8、16、32、64 默认值：32 描述：该值确定dq 总线(数据)和dqm 总线(字节使能)的宽度。具体数值请查阅SDRAM 数据手册。4.2 SDRAM 控制器内核结构设置片选 允许值：1、2、4、8 默认值：1 描述：独立芯片的数目在SDRAM 子系统中选择。通过使用多个片选信号，SDRAM 控制器可组合多个SDRAM 芯片为一个存储器子系统。4.2 SDRAM 控制器内核结构设置区 允许值：2、4 默认值：4 描述：区的数目,该值确定连接到SDRAM 的ba 总线（区地址）宽度。具体数值请查阅SDRAM 数据手册。4.2 SDRAM 控制器内核地址宽度设计 行 允许值：11、12、13、14 默认值：12 描述：行地址位的数目。该值确定addr 总线的宽度。具体数值请查阅SDRAM 数据手册。4.2 SDRAM 控制器内核地址宽度设计 列 允许值：=8，且小于行的值 默认值：8 描述：列地址位的数目。例如，SDRAM 排列为4096 行、512(29)列，所以列的值为9。具体数值请查阅SDRAM 数据手册。4.2 SDRAM 控制器内核通过三态桥共用管脚 允许值：是、否 默认值：否 描述：当设为No 时，所有管脚都专用于SDRAM 芯片。当设为Yes 时，addr,dq 和dqm 管脚在系统内可与三态桥共享。4.2 SDRAM 控制器内核包括系统测试台的功能存储模块 允许值：是、否 默认值：是 描述：当打开选项时，SOPC Builder 创建SDRAM 芯片的功能仿真模型。该默认的存储器模型加速创建的过程和检验使用SDRAM 控制器的系统。4.2 SDRAM 控制器内核 SDRAM内核配置选项Timing：根据在SDRAM 芯片数据手册中提供的参数来设置芯片的时序规范4.2 SDRAM 控制器内核CAS 等待时间 允许值：1、2、3 默认值：3 描述：从读命令到数据输出的等待时间（以时钟周期计算）。4.2 SDRAM 控制器内核初始化刷新周期 允许值：1-8 默认值：2 描述：复位后，该值指定SDRAM 控制器将执行多少个刷新周期作为初始化序列的一部分。4.2 SDRAM 控制器内核每隔一段时间执行一个刷新命令 允许值：-默认值：15.625us 描述：该值指定SDRAM 控制器多久刷新一次SDRAM。典型的SDRAM 每64ms 需要4,096 刷新命令，通过每64ms/4,096=15.625us 执行一个刷新命令来符合这个要求。4.2 SDRAM 控制器内核在初始化前、上电后延时 允许值：-默认值：100us 描述：从稳定的时钟和电源到SDRAM 初始化的延时。4.2 SDRAM 控制器内核刷新命令(t_rfc)的持续时间 允许值：-默认值：70ns 描述：自动刷新周期。4.2 SDRAM 控制器内核预充电命令(t_rp)的持续时间 允许值：-默认值：20ns 描述：预充电命令周期。4.2 SDRAM 控制器内核ACTIVE 到READ 或WRITE 延时 允许值：-默认值：20ns 描述：ACTIVE 到READ 或WRITE 延时。4.2 SDRAM 控制器内核访问时间(t_ac)允许值：-默认值：5.5ns 描述：时钟边沿的访问时间。该值由CAS 的等待时间决定。4.2 SDRAM 控制器内核写恢复时间(t_wr,无自动预充电)允许值：-默认值：14ns 描述：如果执行了明确的预充电命令，写恢复。该SDRAM 控制器总是执行明确的预充电命令。4.2 SDRAM 控制器内核 软件编程当通过Avalon 接口访问时，SDRAM 控制器操作起来像简单的SRAM 存储器，没有可配置的软件设置，没有存储器映射的寄存器。处理器访问SDRAM 控制器不需要软件驱动程序。4.2 SDRAM 控制器内核 SDRAM 应用一个带32 位数据总线的128Mbit SDRAM 芯片4.2 SDRAM 控制器内核 SDRAM 应用两个带16 位数据总线的64Mbit SDRAM 芯片4.2 SDRAM 控制器内核 SDRAM 应用两个带32 位数据总线的128Mbit SDRAM 芯片第4 章 目录 4.1 并行输入/输出(PIO)内核 4.2 SDRAM 控制器内核 4.3 CFI(通用Flash)控制器内核 4.4 EPCS 控制器内核 4.5 定时器内核 4.6 UART 内核 4.7 JTAG_UART 内核 4.8 SPI 内核 4.9 DMA 内核 4.10 带Avalon 接口的互斥内核 4.11 带Avalon 接口的邮箱内核 4.12 System ID 内核4.3 CFI 控制器内核 CFI 控制器内核综述对于Nios II 处理器，Altera 为CFI 控制器提供硬件抽象层(HAL)驱动程序。驱动程序提供了遵循CFI 接口规范的Flash 存储器的通用访问函数。因此，用户不需要写任何代码就可以访问遵循CFI 接口规范的Flash 器件。4.3 CFI 控制器内核 CFI 控制器内核综述CFI 控制器框图4.3 CFI 控制器内核 CFI控制器内核设置CFI 控制器框图Attributes：用于完成Presets、size和 Board Info 这3 个选项的设定。Presets：选择预设好的CFI Flash。Size：地址宽度：Flash 地址总线宽度。数据宽度：Flash 数据总线宽度。Board Info：用于映射CFI 控制器目标系统板元件的已知芯片。4.3 CFI 控制器内核 CFI控制器内核设置CFI 控制器框图Timing：用于完成时序设置，包括建立时间、等待周期、保持时间等。Setup：chipselect 有效后，read 或write信号有效前所需的时间。Wait：每次数据传输过程中，read 或write信号需要保持的时间。Hold：write 信号无效后，chipselect 信号无效前所需要的时间。Units：用于Setup、Wait 和Hold 值的时间单位，可以是ns、us、ms 和时钟周期。软件编程Avalon 主控制器可以直接读Flash 芯片。对于Nios II 处理器用户，Altera 提供HAL 系统库驱动程序和API 函数来支持对Flash 存储器的擦除和写操作。4.3 CFI 控制器内核第4 章 目录 4.1 并行输入/输出(PIO)内核 4.2 SDRAM 控制器内核 4.3 CFI(通用Flash)控制器内核 4.4 EPCS 控制器内核 4.5 定时器内核 4.6 UART 内核 4.7 JTAG_UART 内核 4.8 SPI 内核 4.9 DMA 内核 4.10 带Avalon 接口的互斥内核 4.11 带Avalon 接口的邮箱内核 4.12 System ID 内核4.4 EPCS 控制器内核 EPCS 控制器内核综述Altera EPCS 串行配置器件(EPCS1 和EPCS4)，它可用于存储程序代码、非易失性程序数据和FPGA 配置数据。带Avalon 接口的EPCS 设备控制器内核（“EPCS 控制器”）允许NiosII 系统访问Altera EPCS 串行配置器件。Altera 提供集成到NiosII 硬件抽象层(HAL)系统库的驱动程序，允许用户使用HAL 应用程序接口(API)来读取和编写EPCS 器件。4.4 EPCS 控制器内核 EPCS 控制器内核综述EPCS 控制器可用于：在EPCS 器件中存储程序代码。存储非易失性数据。管理FPGA 配置数据。4.4 EPCS 控制器内核 EPCS 控制器内核综述EPCS 控制器结构框图Boot-LoaderROMEPCS 控制器配置存储空间通用存储空间EPCS 配置器件Avalon总线NiosIICPU片内外设Altera FPGA存储FPGA配置数据剩余空间可用于存储用户非易失性数据。1KB 的片内存储器4.4 EPCS 控制器内核 软件编程Altera 提供的HAL Flash 设备驱动程序已经完全屏蔽了Flash 的硬件访问细节，访问EPCS Flash 的软件编程和访问CFI Flash 的软件编程完全一样。EPCS 控制器提供了硬件的底层接口和HAL 驱动程序。4.4 EPCS 控制器内核 软件编程定义集成到HAL 系统库所需的驱动程序的头文件和源文件。Altera_avalon_epcs_flash_controller.h通过直接控制EPCS 设备来进行读写操作的头文件和源文件。Altera_avalon_epcs_flash_controller.cepcs_commands.hepcs_commands.c第4 章 目录 4.1 并行输入/输出(PIO)内核 4.2 SDRAM 控制器内核 4.3 CFI(通用Flash)控制器内核 4.4 EPCS 控制器内核 4.5 定时器内核 4.6 UART 内核 4.7 JTAG_UART 内核 4.8 SPI 内核 4.9 DMA 内核 4.10 带Avalon 接口的互斥内核 4.11 带Avalon 接口的邮箱内核 4.12 System ID 内核4.5 定时器内核 定时器内核综述定时器是挂载在Avanlon 总线上的32 位定时器，特性如下：两种计数模式：单次减1 和连续减1 计数模式 定时器到达0 时产生中断请求(IRQ)；可选择设定为看门狗定时器，计算到达0 时复位系统；可选择输出周期性脉冲，在定时器计算到达0 时输出脉冲；可由软件启动、停止或复位定时器；可由软件使能或屏蔽定时器中断。4.5 定时器内核 定时器内核综述定时器内核结构框图StatusControlPeriodhPeriodlSnaphSnapl控制逻辑计数器寄存器文件Timeout pulseIRQReset数据总线地址总线（看门狗）Avanlon总线从机接口到内核逻辑4.5 定时器内核 定时器内核综述定时器可进行的基本操作如下所述：Avalon 主控制器通过对控制寄存器执行不同的写操作来控制：启动和停止定时器 使能/禁能IRQ 指定单次减1 计数或连续减1 计数模式 处理器读状态寄存器获取当前定时器的运行信息。处理器可通过写数据到periodl 和periodh 寄存器来设定定时器周期。4.5 定时器内核 定时器内核综述定时器可进行的基本操作如下所述：内部计数器计数减到0，立即从周期寄存器开始重新装载。处理器可以通过写snapl 或snaph 获取计数器的当前值。当计数器计数到达0 时：如果IRQ 被使能，则产生一个IRQ（可选的）脉冲发生器输出有效持续一个时钟周期（可选的）看门狗输出复位系统4.5 定时器内核 定时器寄存器描述偏移量 名称 R/W位描述15 4 3 2 1 00 status RW*RUN TO1 control RW*STOPSTART CONTITO2 periodl RW 超时周期1（位15.0）3 periodh RW 超时周期1（位31.16）4 snapl RW 计数器快照（位15.0）5 snaph RW 计数器快照（位31.16）定时器寄存器图RUN TOSTOP START CONT ITOperiodlPeriodhsnaplsnaph注：*表示该位保留，读取值未定义。4.5 定时器内核 定时器内核配置选项定时器配置选项页Initial perod：用于预设硬件生成后的定时器周期，即periodl 和periodh 寄存器的值。4.5 定时器内核 定时器内核配置选项Preset Configurations：可选择的预定义的硬件配置。定时器配置选项页4.5 定时器内核 定时器内核配置选项Writeable perod：使能：主控制器可通过写period 而改变向下计数周期。禁能：向下计数周期由Timeout Period 确定，且period 寄存器不在硬件中存在。Readable snapshot：使能：主控制器可读当前向下计数器的值。禁能：计数器的状态仅通过状态寄存器或IRQ 信号来检测。Snap寄存器不在硬件中存在。Start/Stop control bits：使能：主控制可通过写START和STOP 位来启动和停止定时器。禁能：定时器连续运行。定时器配置选项页4.5 定时器内核 定时器内核配置选项Timeout pulse：使能：定时器到0 时，timeout_pulse 输出一个时钟周期的高电平。禁能：timeout_out 信号不存在。System reset on timeout：使能：定时器到0 时，resetrequest 信号输出一个时钟周期的高电平使系统复位。禁能：resetrequest 信号不存在。定时器配置选项页4.5 定时器内核 软件编程Altera 为NiosII 处理器用户提供硬件抽象层(HAL)系统库驱动程序，允许用户使用HAL 应用程序接口(API)函数来访问定时器内核。1.HAL 系统库支持2.系统时钟驱动程序3.时间标记驱动程序4.软件文件第4 章 目录 4.1 并行输入/输出(PIO)内核 4.2 SDRAM 控制器内核 4.3 CFI(通用Flash)控制器内核 4.4 EPCS 控制器内核 4.5 定时器内核 4.6 UART 内核 4.7 JTAG_UART 内核 4.8 SPI 内核 4.9 DMA 内核 4.10 带Avalon 接口的互斥内核 4.11 带Avalon 接口的邮箱内核 4.12 System ID 内核4.6 UART 内核 UART 内核综述UART 内核（通用异步接收器/发送器内核）执行RS-232 协议时序，并提供可调整的波特率。用户可配置奇偶校验位、停止位和数据位，以及可选的RTS/CTS 流控制信号。内核提供一个简单的Avalon 从控制器接口，该接口允许Avalon 主控制器（例如NiosII 处理器）通过读写寄存器与UART 内核进行通讯。4.6 UART 内核 UART 内核综述UART 内核的结构框图4.6 UART 内核 UART 内核综述1.RS-232 接口2.发送逻辑3.接收逻辑4.波特率生成4.6 UART 内核 UART 内核的寄存器描述偏移量寄存器名称 R/W描述/寄存器位151312 11 10 9 8 7 6 5 4 3 2 1 00接收数据(rxdata)RO 接收数据1发送数据(txdata)WO 发送数据2状态(status)RW eop cts dcts e rrdy trdy tmt toe roe brk fe pe3 控制(control)RW ieop rts idcts trbk ie irrdy itrdy itmtitoeiroe ibrk ife ipe4除数(divisor)RW波特率除数5数据包结束符(endopacket)RW 数据包结束符值UART 内核寄存器映射发送数据(txdata)接收数据(rxdata)状态(status)控制(control)除数(divisor)数据包结束符(endopacket)4.6 UART 内核 UART内核配置页Baud Rate：波特率设置数据位设置流控制流数据控制4.6 UART 内核 软件编程1.HAL 系统支持2.驱动程序选项3.Ioctl()操作4.软件文件第4 章 目录 4.1 并行输入/输出(PIO)内核 4.2 SDRAM 控制器内核 4.3 CFI(通用Flash)控制器内核 4.4 EPCS 控制器内核 4.5 定时器内核 4.6 UART 内核 4.7 JTAG_UART 内核 4.8 SPI 内核 4.9 DMA 内核 4.10 带Avalon 接口的互斥内核 4.11 带Avalon 接口的邮箱内核 4.12 System ID 内核4.7 JTAG_UART 内核 JTAG_UART 内核综述JTAG UART 内核通过Avalon 从控制器接口连接到Avalon 总线。JTAG UART 内核包含2 个32 位寄存器（数据和控制），它们可通过Avalon 从控制器端口进行存取。Avalon 主控制器访问寄存器来控制内核并在JTAG 连接上传输数据。JTAG UART 内核提供高电平有效的中断输出，该输出在读FIFO 几乎为满或写FIFO 几乎为空时申请一个中断。有读写FIFO 也是JTAG UART 内核与UART 内核的不同点之一。FIFO 可以改善JTAG 连接的带宽。FIFO 深度可由用户设置。4.7 JTAG_UART 内核 JTAG_UART 内核综述UART 内核寄存器映射4.7 JTAG_UART 内核 JTAG_UART 的寄存器描述偏移量寄存器名称R/W位描述31 16 15 14 11 10 9 8 7 2 1 00数据RW RA V AILRV ALID保留DATA1控制RW WSPACE保留AC WIRI保留W RUART 内核寄存器映射数据控制4.7 JTAG_UART 内核 JTAG-UART配置选项卡JATG_UART 配置选项卡Write FIFO：写FIFO 设置Read FIFO：读FIFO 设置4.8 SPI 内核 SPI 内核综述SPI 内核框图SPI 发送逻辑SPI 接收逻辑4.8 SPI 内核 SPI 内核综述SPI 内核框图主控制器模式端口配置名称方向描述MOSI输出输出数据到从控制器MISO输入从控制器输入数据sclk输出所有从控制器的同步时钟ss_nM输出从控制器选择信号，其中M 为0到15之间的数。4.8 SPI 内核 SPI 内核综述SPI 内核框图从控制器模式端口配置名称方向描述MOSI输入从主控制器输入数据MISO输出输出数据到主控制器sclk输入同步时钟ss_nM输入选择信号4.8 SPI 内核 SPI 内核的寄存器描述UART 内核寄存器映射内部地址寄存器名称151110 9 8 7 6 5 4 3 200 rxdata 接收数据(n-1.0)1 txdat 发送数据(n-1.0)2 status E RRDY TRDYTMTTOE ROE3 control sso IEIRRDYITRDYITOEIROE4保留5 slaveselect从控制器选择屏蔽txdatstatuscontrol保留slaveselectrxdata接收数据寄存器发送数据寄存器状态寄存器控制寄存器从控制器选择寄存器4.8 SPI 内核 SPI配置选项卡SPI 配置选项卡Master&Slave：主控制器/从控制器设置Generate Select Signals：通用选择信号SPI Clock Rate：SPI 时钟率Specify Delay：指定延时Data Register：数据寄存器设置Timing：时序设置Waveforms：波形显示4.8 SPI 内核 软件编程Altera 提供一个访问SPI 的函数alt_avalon_spi_command(),该函数为配置生成主控制器的SPI 内核提供通用访问。第4 章 目录 4.1 并行输入/输出(PIO)内核 4.2 SDRAM 控制器内核 4.3 CFI(通用Flash)控制器内核 4.4 EPCS 控制器内核 4.5 定时器内核 4.6 UART 内核 4.7 JTAG_UART 内核 4.8 SPI 内核 4.9 DMA 内核 4.10 带Avalon 接口的互斥内核 4.11 带Avalon 接口的邮箱内核 4.12 System ID 内核4.9 DMA 内核 DMA 内核综述带Avalon 接口的直接存储器存取控制器（DMA 控制器）替代Avalon 主控制器执行储存器对储存器或者储存器与IO设备间的批量数据传输。当DMA 控制器执行数据传输任务时，主控制器可自由执行其它并行的任务。4.9 DMA 内核 DMA 内核综述DMA 控制器结构框图4.9 DMA 内核 DMA 寄存器描述偏移量 寄存器名称 读/写 3111 10 9 8 7 6 5 4 3 2 1 00 状态 RW(2)LENWEOPREOPBUSYDONE1 源地址 RW 读取数据的起始地址2 目的地址 RW 数据写入的起始地址3 长度 RW DMA 传输长度（以字节为单位）4-保留(3)5-保留(3)6 控制 RW(2)(4)(5)WCONRCONLEENWEENREENI_EN GO WORDHW BYTE7-保留(3)DMA 控制器结构框图源地址目的地址长度控制状态4.9 DMA 内核 DMA配置选项卡SPI 配置选项卡Transfer Size:DMA 长度寄存器的宽度Burst Transactions：允许突发传输FIFO Implementation：FIFO 的构成4.9 DMA 内核 DMA配置选项卡SPI 配置选项卡高级选项4.9 DMA 内核 软件编程1.Ioctl()操作2.软件文件第4 章 目录 4.1 并行输入/输出(PIO)内核 4.2 SDRAM 控制器内核 4.3 CFI(通用Flash)控制器内核 4.4 EPCS 控制器内核 4.5 定时器内核 4.6 UART 内核 4.7 JTAG_UART 内核 4.8 SPI 内核 4.9 DMA 内核 4.10 带Avalon 接口的互斥内核 4.11 带Avalon 接口的邮箱内核 4.12 System ID 内核4.10 带Avalon 接口的互斥内核 互斥内核描述偏移量寄存器名称R/W位描述3116 151 00 mutex RW OWNER V ALUE1 reset RW-RESET互斥内核描述4.10 带Avalon 接口的互斥内核 互斥内核配置选项硬件设计者可利用互斥内核的SOPC Builder 配置向导来设定内核的硬件特性。配置向导提供了以下设置：Initial Value 复位后VALUE 字段的初始值。如果Initial Value 设置成非零值，还必须设定Initial Owner。Initial Owner 复位后OWNER 字段的初始值。当Initial Owner 被设定时，此时的互斥体拥有者必须在互斥体被其它拥有者占用之前将互斥体释放。4.10 带Avalon 接口的互斥内核 软件编程对于Nios 处理器用户，Altera 提供了可用来访问互斥内核硬件的驱动程序，利用驱动程序可以直接对低层的硬件进行操作。互斥内核不能通过HAL API 或ANSIC 标准库来访问。在Nios 处理器系统中，处理器通过将它的cpuid 控制寄存器的值写入mutex 寄存器的OWNER字段来锁定互斥体。Altera 为互斥内核提供下列驱动程序文件：altera_avalon_mutex_regs.h altera_avalon_mutex.h altera_avalon_mutex.c4.10 带Avalon 接口的互斥内核 软件编程函数名称 描述altera_avalon_mutex_open()获取互斥体的句柄，使所有其它函数可访问互斥内核。altera_avalon_mutex_trylock()尝试锁定互斥体。如果该函数不能锁定互斥体，则立即返回。altera_avalon_mutex_lock()锁定互斥体。直至该函数成功得到互斥体才返回altera_avalon_mutex_unlock()解除锁定互斥体。altera_avalon_mutex_is_mine()确定该CPU 是否具有互斥体。altera_avalon_mutex_first_lock()复位后测试互斥体是否已被释放。硬件互斥体函数4.11 带Avalon 接口的邮箱内核 邮箱内核配置选项More Settings 选项卡提供以下选项：Memory module 指定哪个存储器用作邮箱缓冲区。如果所需的共享存储器没有包含Memory module 列表，那么存储器在系统中不能正确连接。Shared Mailbox Memory Offset 指定存储器中的偏移量。邮箱消息缓冲区从该偏移量处开始。4.11 带Avalon 接口的邮箱内核 邮箱内核配置选项More Settings 选项卡提供以下选项：Mailbox Size(bytes)指定用于邮箱消息缓冲区的字节数。Altera 提供的NiosII 驱动程序软件使用8 字节来执行邮箱功能。由于邮箱一次只能传输一条消息，Mailbox Size(bytes)必须至少为12 字节。4.11 带Avalon 接口的邮箱内核 软件编程Altera 为NiosII 处理器用户提供访问邮箱内核的驱动程序，驱动程序中的函数直接操作低层硬件。邮箱软件编程有以下特性：每个邮箱消息是一个32 位字。在共享存储器中有一个预定义的地址范围专门用于存储消息。该地址范围的大小取决于等待的消息数量的最大值。邮箱软件在处理器之间执行消息FIFO。一次只有一个处理器可写入邮箱，且一次只有一个处理器可读取邮箱，以保证消息的完整性。4.11 带Avalon 接口的邮箱内核 软件编程 用于发送和接收的处理器在程序上遵守相同的邮箱消息协议。通常处理器将消息看作指向共享存储器结构体的指针。用于发送的处理器可逐次提交消息，直至最大消息地址。当邮箱中有消息时，用于接收的处理器可读取消息。读消息会将消息从邮箱中移除。4.11 带Avalon 接口的邮箱内核 软件编程Altera 为邮箱内核提供的驱动程序包含下列文件：altera_avalon_mailbox_regs.h altera_avalon_mailbox.h altera_avalon_mailbox.c4.11 带Avalon 接口的邮箱内核 软件编程文件altera_avalon_mailbox.h 声明alt_mailbox_dev结构体以及访问邮箱内核的函数。函数名称 描述altera_avalon_mailbox_close()关闭邮箱句柄的使用altera_avalon_mailbox_get()如果出现了一个值就返回消息，但不阻塞等待消息altera_avalon_mailbox_open()获取邮箱句柄，使所有其它函数都能访问邮箱内核altera_avalon_mailbox_pend()等待邮箱中的消息，如果没有消息出现将阻塞（一直等）altera_avalon_mailbox_post()发送消息到邮箱邮箱SPI 函数第4 章 目录 4.1 并行输入/输出(PIO)内核 4.2 SDRAM 控制器内核 4.3 CFI(通用Flash)控制器内核 4.4 EPCS 控制器内核 4.5 定时器内核 4.6 UART 内核 4.7 JTAG_UART 内核 4.8 SPI 内核 4.9 DMA 内核 4.10 带Avalon 接口的互斥内核 4.11 带Avalon 接口的邮箱内核 4.12 System ID 内核4.12 System ID 内核 System ID 寄存器描述系统ID内核提供只读的Avalon 从控制器接口。系统ID 内核寄存器映射偏移量寄存器名称R/W 位描述 3100 id R SOPC Builder 系统ID 1 timestamp R SOPC Builder 生成时间4.12 System ID 内核 System ID 寄存器描述使用系统ID内核有两种基本的方法：其一，在下载新的软件到系统之前验证系统ID。其二，复位后检查系统ID。4.12 System ID 内核 软件编程Altera 为NiosII 处理器用户提供定义系统ID内核寄存器的HAL 系统库头文件和一个访问程序alt_Avalon_sysid_test()，该程序返回一个值来指示软件期望的系统ID是否匹配系统ID内核。9、静夜四无邻，荒居旧业贫。5 月-235 月-23Saturday,May 20,202310、雨中黄叶树，灯下白头人。19:32:5619:32:5619:325/20/2023 7:32:56 PM11、以我独沈久，愧君相见频。5 月-2319:32:5619:32May-2320-May-2312、故人江海别，几度隔山川。19:32:5619:32:5619:32Saturday,May 20,202313、乍见翻疑梦，相悲各问年。5