微机原理与接口技术周荷琴第5版课件.ppt

第第2 2章章 微处理器微处理器结构结构教学重点n 最大、小模式下基本引脚和总线形最大、小模式下基本引脚和总线形成成n 最大、小模式下的总线时序最大、小模式下的总线时序回顾与补充n编编程程结结构构：是是指指从从程程序序员员和和使使用用者者的的角角度度看看到的结构，亦可称为功能结构。到的结构，亦可称为功能结构。n从从功功能能上上来来看看，8086/8088CPU可可分分为为两两部部分分，即即总总线线接接口口部部件件BIU（Bus Interface Unit）和执行部件）和执行部件EU（Execution Unit）。）。n指令的执行过程指令的执行过程 内部暂存器内部暂存器 IP ES SS DS CS输入输入/输出输出控制电路控制电路外外部部总总线线执行部分执行部分控制电路控制电路1 2 3 4 5 6ALU标志寄存器标志寄存器 AH AL BH BLCH CL DH DL SP BP SI DI地址加法器地址加法器指令队列缓冲器指令队列缓冲器16位位20位位16位位8位位8086编程结构编程结构执行部件执行部件（EU)总线接口部件总线接口部件（BIU)通用通用寄存器寄存器变址变址寄存器寄存器 指针指针寄存器寄存器 段寄存器段寄存器8086的总线周期的概念4 4个时钟周期，个时钟周期，nT1T1状态：状态：CPUCPU往总线发地址往总线发地址nT2T2状态：状态：CPUCPU撤销低撤销低1616位地址，高位地址，高4 4位做反映状态信息位做反映状态信息nT3T3状态：传送数据状态：传送数据nTwTw状态状态nT4T4状态：总线周期结束状态：总线周期结束为了取得指令或传送数据，就需要CPU的总线接口部件执行一个总线周期。在8086中一个基本的总线周期由4个时钟周期组成。典型的典型的80868086总线周期序列总线周期序列2.1.1 8086的两种组态模式n两种组态构成两种不同规模的应用系统两种组态构成两种不同规模的应用系统n最小模式最小模式n构成小规模的应用系统构成小规模的应用系统n8086本身提供所有的系统总线信号本身提供所有的系统总线信号n最大模式最大模式n构构成成较较大大规规模模的的应应用用系系统统，例例如如可可以以接接入入数数值值协协处理器处理器8087和输入和输入/输出协处理器输出协处理器8089n8086和总线控制器和总线控制器8288共同形成系统总线信号共同形成系统总线信号2.1 8086的引脚信号和总线形成n外外部部特特性性表表现现在在其其引引脚脚信信号号上上，学学习习时请特别关注以下几个方面：时请特别关注以下几个方面：引脚的功能引脚的功能 信号的流向信号的流向 有效电平有效电平 三态能力三态能力指引脚信号的定义、指引脚信号的定义、作用；通常采用英文作用；通常采用英文单词或其缩写表示单词或其缩写表示信号从芯片向外输出，信号从芯片向外输出，还是从外部输入芯片，还是从外部输入芯片，或者是双向的或者是双向的起作用的逻辑电平起作用的逻辑电平高、低电平有效高、低电平有效上升、下降边沿有效上升、下降边沿有效输出正常的低电平、高输出正常的低电平、高电平外，还可以输出高电平外，还可以输出高阻的第三态阻的第三态8086的引脚图2.1.1 8086的两种组态模式（续）n两种组态利用两种组态利用MN/MX引脚区别引脚区别nMN/MX接高电平为最小组态模式接高电平为最小组态模式nMN/MX接低电平为最大组态模式接低电平为最大组态模式n两种组态下的内部操作并没有区别两种组态下的内部操作并没有区别nIBM PC/XT采用最大组态采用最大组态n本书以最小组态展开基本原理本书以最小组态展开基本原理通常在信号名称加通常在信号名称加上划线（如：上划线（如：MX）或星号（如：）或星号（如：MX*）表示低电平有效表示低电平有效2.1.2 最小组态的引脚信号1.数据和地址引脚数据和地址引脚2.读写控制引脚读写控制引脚3.中断请求和响应引脚中断请求和响应引脚4.总线请求和响应引脚总线请求和响应引脚5.其它引脚其它引脚1.数据和地址引脚AD15AD0（Address/Data）n地址地址/数据数据分时复用分时复用引脚，双向、三态引脚，双向、三态n在在访访问问存存储储器器或或外外设设的的总总线线操操作作周周期期中中，这这些些引引脚脚在在第第一一个个时时钟钟周周期期输输出出存存储储器器或或I/O端口的低端口的低8位地址位地址A7A0n其他时间用于传送其他时间用于传送8位数据位数据D7D0 1.数据和地址引脚（续1）A15A8（Address）8086 n中中间间8位位地地址址引引脚脚，输输出出、三三态态（高高电电平平、低低电电平平、高阻状态）高阻状态）n这这些些引引脚脚在在访访问问存存储储器器或或外外设设时时，提提供供全全部部20位地址中的中间位地址中的中间8位地址位地址A15A81.数据和地址引脚（续2）A19/S6A16/S3（Address/Status）n地址地址/状态状态分时复用引脚，输出、三态分时复用引脚，输出、三态n这这些些引引脚脚在在访访问问存存储储器器的的第第一一个个时时钟钟周周期期输出高输出高4位地址位地址A19A16n在在访访问问外外设设的的第第一一个个时时钟钟周周期期全全部部输输出出低低电平无效电平无效n其他时间输出状态信号其他时间输出状态信号S6S31.数据和地址引脚（续3）S6为为0表表示示8086当当前前与与总总线线相相连连，故故在在T1-T4，S6始终为始终为0.S5表表明明中中断断允允许许标标志志的的设设置置，为为1表表示示可可屏屏蔽蔽中断请求，为中断请求，为0表示禁止中断请求。表示禁止中断请求。S3和和S4的四种组合分别选择的四种组合分别选择ES,SS,CS,DS。1.数据和地址引脚（续3）S4 S3段寄存器段寄存器S6保持保持0,表明表明8086当前连在总线上。当前连在总线上。S5表表示示反反映映中中断断允允许许标标志志的的状状态态。IF=1，S5=1。S4S3=10另另一一情情况况为为不不使使用用任任何何寄寄存存器，正在对器，正在对I/O端口或中断向量寻址。端口或中断向量寻址。00ES01SS10CS11DS1.数据和地址引脚（续3）BHE/S7 高高8位数据总线允许位数据总线允许/状态复用引脚，输出。状态复用引脚，输出。在在T1状状态态输输出出BHE信信号号，表表示示高高位位地地址址/数数据据线线AD15-AD8有效，在其他状态输出状态信号有效，在其他状态输出状态信号S7。数据和地址引脚BHEAD0总线使用情况总线使用情况0016位字传送位字传送01高高8位字节传送位字节传送10低低8位字节传送位字节传送11无效无效BHE与与AD0线配合表示当前总线使用情况线配合表示当前总线使用情况1.数据和地址引脚NMI 非屏蔽中断引脚非屏蔽中断引脚,输入输入 NMI不受不受IF的影响，也不能用软件进行屏蔽。的影响，也不能用软件进行屏蔽。INTR 中断响应信号，输入，高电平有效。触发方式：电平或边沿触发外设请求中断INTR=1，则IF=0CPU不响应IF=1CPU执行完当前指令响应中断。INTA 中断响应信号，输出，低电平有效CPU响应，则进入中断响应周期，发二个INTA负脉冲。第一个INTA：通知外设CPU已响应其请求第二个INTA：外设把中断类型号放到总线上。2.读写控制引脚WR（Write）n写控制写控制，输出、三态、低电平有效，输出、三态、低电平有效n有有效效时时，表表示示CPU正正在在写写出出数数据据给给存存储储器器或或I/O端口端口RD（Read）n读控制读控制，输出、三态、低电平有效，输出、三态、低电平有效n有有效效时时，表表示示CPU正正在在从从存存储储器器或或I/O端端口读入数据口读入数据 2.读写控制引脚READY n存储器或存储器或I/O口就绪口就绪，输入、高电平有效，输入、高电平有效n在在总总线线操操作作周周期期中中，8086 CPU会会在在第第3个个时时钟钟周周期的前沿测试该引脚期的前沿测试该引脚n如果测到高有效，如果测到高有效，CPU直接进入第直接进入第4个时钟周期个时钟周期n如果测到无效，如果测到无效，CPU将插入等待周期将插入等待周期TwnCPU在在等等待待周周期期中中仍仍然然要要监监测测READY信信号号，有有效效则则进进入入第第4个个时时钟钟周周期期，否否则则继继续续插插入入等等待待周周期期Tw。其它引脚CLK（Clock）n时钟输入时钟输入n系系统统通通过过该该引引脚脚给给CPU提提供供内内部部定定时时信信号号。8086的标准工作时钟为的标准工作时钟为10MHznIBM PC/XT机机的的8086采采用用了了4.77MHz的的时时钟，其周期约为钟，其周期约为210ns 复位、时钟引脚信号RESET(reset)复位信号，输入复位信号，输入 8086复复位位信信号号至至少少维维持持4个个时时钟钟周周期期的的高高电电平平有有效效，复复 位位 后后 CPU结结 束束 当当 前前 操操 作作，对对 标标 志志 寄寄 存存 器器，IP,DS,SS,ES,及及 指指 令令 队队 列列 清清 零零，将将 CS设设 置置 为为FFFFH，当当 复复 位位 信信 号号 变变 为为 低低 电电 平平 时时，CPU从从FFFF0H开始执行。开始执行。其它引脚（续3）TESTn测试测试，输入、低电平有效，输入、低电平有效n该引脚与该引脚与WAIT指令配合使用指令配合使用n当当CPU执执行行WAIT指指令令时时，他他将将在在每每个个时时钟钟周周期期对对该该引引脚脚进进行行测测试试：如如果果无无效效，则则程程序序踏踏步步并并继续测试；如果有效，则程序恢复运行继续测试；如果有效，则程序恢复运行n也也就就是是说说，WAIT指指令令使使CPU产产生生等等待待，直直到到引引脚有效为止脚有效为止n在在使使用用协协处处理理器器8087时时，通通过过引引脚脚和和WAIT指指令令，可使可使8086与与8087的操作保持同步的操作保持同步 最小模式引脚信号INTA 中断响应信号，输出信号中断响应信号，输出信号 用用来来对对外外设设的的中中断断请请求求作作出出响响应应，此此信信号号位位于于连连续续两两个个总总线线周周期期中中的的两两个个负负脉脉冲冲。第第一一个个负负脉脉冲冲通通知知外外设设接接口口，他他发发出出的的中中断断请请求求已已经经得得到到允允许许，外外设设接接口口收收到到第第二二个个负负脉脉冲冲后后，往往数数据据总总线线上上放放中中断断类型码，使类型码，使CPU得到有关此中断具体信息。得到有关此中断具体信息。最小模式引脚信号ALE（Address Latch Enable）n地址锁存允许地址锁存允许，输出、三态、高电平有效，输出、三态、高电平有效nALE引引脚脚高高有有效效时时，表表示示复复用用引引脚脚：AD7AD0和和A19/S6A16/S3正正在在传传送送地地址址信信息息n由由于于地地址址信信息息在在这这些些复复用用引引脚脚上上出出现现的的时时间间很很短短暂暂，所所以以系系统统可可以以利利用用ALE引引脚脚将将地址锁存起来地址锁存起来最小模式引脚信号DEN（Data Enable）n数据允许数据允许，输出、三态、低电平有效，输出、三态、低电平有效n有有效效时时，表表示示当当前前数数据据总总线线上上正正在在传传送送数数据据，可利用他来控制对数据总线的驱动可利用他来控制对数据总线的驱动 DT/R（Data Transmit/Receive）n数据发送数据发送/接收接收，输出、三态，输出、三态n该信号表明当前总线上数据的流向该信号表明当前总线上数据的流向n高电平时数据自高电平时数据自CPU输出（发送）输出（发送）n低电平时数据输入低电平时数据输入CPU（接收）（接收）最小模式引脚信号M/IO（Input and Output/Memory）nI/O或存储器访问或存储器访问，输出、三态，输出、三态n该该引引脚脚输输出出高高电电平平时时，表表示示CPU将将访访问问I/O端端口口，这这时时地地址址总总线线A15A0提提供供16位位I/O口地址口地址n该该引引脚脚输输出出低低电电平平时时，表表示示CPU将将访访问问存存储储器器，这这时时地地址址总总线线A19A0提提供供20位位存存储器地址储器地址 最小模式引脚信号WR 写信号，输出信号。写信号，输出信号。当当此此信信号号有有效效时时，表表示示CPU当当前前正正在在进进行行存存储储器器或或IO写写操操作作，具具体体到到底底为为哪哪种种写写操操作作，则由则由M/IO信号决定。信号决定。4.总线请求和响应引脚HOLDn总线保持总线保持（即（即总线请求总线请求），输入、高电平有效），输入、高电平有效n有效时，表示总线请求设备向有效时，表示总线请求设备向CPU申请占有总线申请占有总线n该该信信号号从从有有效效回回到到无无效效时时，表表示示总总线线请请求求设设备备对对总总线的使用已经结束，通知线的使用已经结束，通知CPU收回对总线的控制权收回对总线的控制权 DMA控制器等主控设备通过控制器等主控设备通过HOLD申请申请占用系统总线（通常由占用系统总线（通常由CPU控制）控制）4.总线请求和响应引脚（续1）HLDA（HOLD Acknowledge）n总总线线保保持持响响应应（即即总总线线响响应应），输输出出、高高电电平平有效有效n有有效效时时，表表示示CPU已已响响应应总总线线请请求求并并已已将将总总线线释放释放n此此时时CPU的的地地址址总总线线、数数据据总总线线及及具具有有三三态态输输出出能能力力的的控控制制总总线线将将全全面面呈呈现现高高阻阻，使使总总线线请请求设备可以顺利接管总线求设备可以顺利接管总线n待待到到总总线线请请求求信信号号HOLD无无效效，总总线线响响应应信信号号HLDA也转为无效，也转为无效，CPU重新获得总线控制权重新获得总线控制权 最小模式引脚信号MN/MX端接端接+5V 一个一个8284A时钟发生器时钟发生器 三片三片8282或或74LS373或或74LS273作为地址锁存作为地址锁存器器存储器和外设较多时，存储器和外设较多时，要增加数据总线驱动能要增加数据总线驱动能力，需要力，需要2片片8286/8287或或74LS245作为总作为总线收发器线收发器最小模式引脚信号最小系统中，信号M/IO，RD，WR组合起来决定了系统中数据传输的方式，具体如下表所示。8284A8284A和和80868086的连接的连接8284A输出输出的时钟频率的时钟频率均为振荡源均为振荡源频率的频率的1/3。脉冲发生器脉冲发生器作为振荡源作为振荡源晶体振荡器作晶体振荡器作为振荡源为振荡源最大模式 QS1 QS1、QS0 QS0 指令队列状态信号，输出信号指令队列状态信号，输出信号 此此两两个个信信号号的的组组合合提提供供前前一一个个时时钟钟周周期期中中指指令令队队列列的的状状态态，为为80868086对对内内部部指指令令队队列列的的跟跟踪提供帮助。踪提供帮助。最大模式S2S2、S1S1、S0S0总线周期状态信号，输出总线周期状态信号，输出 这这些些信信号号的的组组合合指指出出当当前前总总线线周周期期中中进进行行的的数数据据传传输输类类型型。82888288利利用用这这些些信信号号产产生生对对存储器和存储器和I/OI/O接口的控制信号。接口的控制信号。S2S2可以看成是区分内存传输和可以看成是区分内存传输和I/OI/O传输的标志。传输的标志。S1S1可以看成是区分输入操作和输出的标志。可以看成是区分输入操作和输出的标志。最大模式最大模式LOCK 总线封锁信号，输出。总线封锁信号，输出。当当此此信信号号有有效效时时，系系统统中中其其他他总总线线主主部部件件不能占有总线。不能占有总线。RQ/GT1，RQ/GT0 总线请求信号，输入；总线请求信号，输入；总线授权信号，输出。总线授权信号，输出。此此两两个个信信号号可可供供CPU以以外外的的两两个个模模块块用用来来发发出出使使用用总总线线的的请请求求信信号号和和接接收收CPU对对总总线线的的授权信号。都是双向信号。授权信号。都是双向信号。三、8088的引脚与8086的不同之处*8088的指令队列长度为4个字节，队列中出现1个空闲字节时，BIU自动访问存储器取指补充指令队列；*8088的地址/数据复用线为8条，即AD7AD0，访问1个字需两个读写周期；*8088 中的存储器/IO控制线为 IO/M，与8086相反；*8086的引脚BHE/S7在8088中为SS0，与DT/R、IO/M一起决定最小模式中的总线周期操作。8086的操作和时序 系统的复位和启动操作；系统的复位和启动操作；暂停操作；暂停操作；总线操作；总线操作；中断操作；中断操作；最小模式下的总线保持；最小模式下的总线保持；最大模式下的总线请求最大模式下的总线请求/允许。允许。系统的复位和启动操作nCS=FFFFHCS=FFFFHnIPIP0000H0000H复位操作的时序。复位操作的时序。总线读操作总线读操作写操作时序写操作时序补充：三态门和D触发器n三三态态门门和和以以D触触发发器器形形成成的的锁锁存存器器是是微微机机接接口电路中最常使用的两类逻辑电路口电路中最常使用的两类逻辑电路n三态门：功率放大、导通开关三态门：功率放大、导通开关n器件共用总线时，一般使用三态电路：器件共用总线时，一般使用三态电路：n需要使用总线的时候打开三态门；需要使用总线的时候打开三态门；n不使用的时候关闭三态门，使之处于高阻不使用的时候关闭三态门，使之处于高阻nD触发器：信号保持，也可用作导通开关触发器：信号保持，也可用作导通开关三态锁存三态缓冲器（三态门）具有单向导通和三态的特性具有单向导通和三态的特性T为低平时：为低平时：输出为高阻抗（三态）输出为高阻抗（三态）T为高电平时：为高电平时：输出为输入的反相输出为输入的反相TAF表示反相或低电平有效表示反相或低电平有效TAFTAFTAF74LS244双双4位单向缓冲器位单向缓冲器分成分成4位的两组位的两组每组的控制端连接每组的控制端连接在一起在一起控制端低电平有效控制端低电平有效输出与输入同相输出与输入同相每一位都是一个三态门，每一位都是一个三态门，每每4个三态门的控制端连接在一起个三态门的控制端连接在一起双向三态缓冲器具有双向导通和三态的特性具有双向导通和三态的特性ABTOE*OE*0，导通，导通 T1 AB T0 ABOE*1，不导通，不导通Intel 82868位双向缓冲器位双向缓冲器控制端连接在一起，控制端连接在一起，低电平有效低电平有效可以双向导通可以双向导通输出与输入同相输出与输入同相OE*0，导通，导通 T1 AB T0 ABOE*1，不导通，不导通每一位都是一个双向三态门，每一位都是一个双向三态门，8位具有共同的控制端位具有共同的控制端74LS2458位双向缓冲器位双向缓冲器控制端连接在一起，控制端连接在一起，低电平有效低电平有效可以双向导通可以双向导通输出与输入同相输出与输入同相E*0，导通，导通 DIR1 AB DIR0 ABE*1，不导通，不导通74LS245与与Intel 8286功能一样功能一样D触发器D QC Q电平锁存电平锁存D QC Q上升沿锁存上升沿锁存电平锁存：电平锁存：高电平通过，低电平锁存高电平通过，低电平锁存上升沿锁存：上升沿锁存：通常用负脉冲触发锁存通常用负脉冲触发锁存负脉冲的上升沿负脉冲的上升沿D QC QSR带有异步置位清零的带有异步置位清零的电平控制的锁存器电平控制的锁存器74LS273具有异步清零的具有异步清零的TTL上升沿锁存器上升沿锁存器每一位都是一个每一位都是一个D触发器，触发器，8个个D触发器的控制端连接在一起触发器的控制端连接在一起三态缓冲锁存器（三态锁存器）三态缓冲锁存器（三态锁存器）TA D Q CB锁存环节锁存环节缓冲环节缓冲环节Intel 8282具有三态输出的具有三态输出的TTL电平锁存器电平锁存器STB 电平锁存引脚电平锁存引脚OE*输出允许引脚输出允许引脚每一位都是一个三态锁存器，每一位都是一个三态锁存器，8个三态锁存器的控制端连在一起个三态锁存器的控制端连在一起74LS373具有三态输出的具有三态输出的TTL电平锁存器电平锁存器LE 电平锁存引脚电平锁存引脚OE*输出允许引脚输出允许引脚74LS373与与Intel 8282功能一样功能一样2.1.3 最小模式的总线形成AD7AD0A15A8A19/S6A16/S3+5V8088ALE8282STB系统总线信号系统总线信号A19A16A15A8A7A0D7D0IO/M*RD*WR*8282STB8282STB8286TOE*MN/MX*IO/M*RD*WR*DT/R*DEN*OE*OE*OE*（1）20位地址总线的形成n采用采用3个个8282进行锁存和驱动进行锁存和驱动nIntel 8282是是三三态态透透明明锁锁存存器器，类类似似有有Intel 8283和通用数字集成电路芯片和通用数字集成电路芯片373n三态输出：三态输出：n输出控制信号有效时，允许数据输出；输出控制信号有效时，允许数据输出；n无效时，不允许数据输出，呈高阻状态无效时，不允许数据输出，呈高阻状态n透明：锁存器的输出能够跟随输入变化透明：锁存器的输出能够跟随输入变化（2）8位数据总线的形成n采用数据收发器采用数据收发器8286进行双向驱动进行双向驱动 nIntel 8286是是8位位三三态态双双向向缓缓冲冲器器，类类似似功功能能的的器器件件还还有有Intel 8287、通通用用数数字字集集成电路成电路245等等n另另外外，接接口口电电路路中中也也经经常常使使用用三三态态单单向向缓缓冲冲器器，例例如如通通用用数数字字集集成成电电路路244就就是是一一个常用的双个常用的双4位三态单向缓冲器位三态单向缓冲器（3）系统控制信号的形成n由由8086引脚直接提供引脚直接提供n因为基本的控制信号因为基本的控制信号8086引脚中都含有引脚中都含有n例如：例如：IO/M*、WR*、RD*等等n其它信号的情况看其它信号的情况看详图详图2.1.4 最大组态的引脚定义n8086的的数数据据/地地址址等等引引脚脚在在最最大大组组态态与与最最小小组组态态时时相同相同n有有些些控控制制信信号号不不相相同同，主主要要是是用用于于输输出出操操作作编编码码信信号，由总线控制器号，由总线控制器8288译码产生系统控制信号：译码产生系统控制信号：nS2*、S1*、S0*3个状态信号个状态信号nLOCK*总线封锁信号总线封锁信号nQS1、QS0指令队列状态信号指令队列状态信号nRQ*/GT0*、RQ*/GT1*2个总线请求个总线请求/同意信号同意信号2.1.5 最大组态的总线形成系统总线信号系统总线信号MEMR*MEMW*IOR*IOW*INTA*DMA应答电路AENBRDAEN*AEN*CENA19A12A11A8A7A0D7D0AD7AD0A11A8A19/S6A16/S3A15A1274LS24574LS37374LS373GGG*DIR74LS2448088OE*8288DT/R*DENALES2*S0*S2*S0*MN/MX*OE*E*MRDC*AMTW*IORC*AIOWC*INTA*系统地址总线系统地址总线采采用用三三态态透透明明锁锁存存器器74LS373和和三三态态单单向向缓缓冲冲器器74LS244 系统数据总线系统数据总线通过三态双向缓冲器通过三态双向缓冲器74LS245形成和驱动形成和驱动 系统控制总线系统控制总线主要由总线控制器主要由总线控制器8288形成形成MEMR*、MEMW*、IOR*、IOW*、INTA*2.2 8086的总线时序n时时序序（Timing）是是指指信信号号高高低低电电平平(有有效效或无效或无效)变化及相互间的时间顺序关系。变化及相互间的时间顺序关系。n总线时序描述总线时序描述CPU引脚如何实现总线操作引脚如何实现总线操作nCPU时序决定系统各部件间的同步和定时时序决定系统各部件间的同步和定时什么是什么是总线操作总线操作？2.2 8086的总线时序（续1）n总线操作是指总线操作是指CPU通过总线对外的各种操作通过总线对外的各种操作n8086的总线操作主要有：的总线操作主要有：n存储器读、存储器读、I/O读操作读操作n存储器写、存储器写、I/O写操作写操作n中断响应操作中断响应操作n总线请求及响应操作总线请求及响应操作nCPU正正在在进进行行内内部部操操作作、并并不不进进行行实实际际对对外外操操作作的的空闲状态空闲状态Tin描述总线操作的微处理器时序有三级：描述总线操作的微处理器时序有三级：n指令周期指令周期 总线周期总线周期 时钟周期时钟周期什么是什么是指令、总线和时钟周期指令、总线和时钟周期？2.2 8086的总线时序（续2）n指指令令周周期期是是指指一一条条指指令令经经取取指指、译译码码、读读写写操操作作数数到到执行完成的过程。若干总线周期组成一个指令周期执行完成的过程。若干总线周期组成一个指令周期n总总线线周周期期是是指指CPU通通过过总总线线操操作作与与外外部部（存存储储器器或或I/O端口）进行一次数据交换的过程端口）进行一次数据交换的过程n8086的基本总线周期需要的基本总线周期需要4个时钟周期个时钟周期n4个时钟周期编号为个时钟周期编号为T1、T2、T3和和T4n总线周期中的时钟周期也被称作总线周期中的时钟周期也被称作“T状态状态”n时钟周期的时间长度就是时钟频率的倒数时钟周期的时间长度就是时钟频率的倒数n当需要延长总线周期时需要插入等待状态当需要延长总线周期时需要插入等待状态Tw何时有何时有总线周期总线周期？演示2.2 8086的总线时序（续3）n任任何何指指令令的的取取指指阶阶段段都都需需要要存存储储器器读读总总线线周周期期，读读取的内容是指令代码取的内容是指令代码n任任何何一一条条以以存存储储单单元元为为源源操操作作数数的的指指令令都都将将引引起起存存储储器器读读总总线线周周期期，任任何何一一条条以以存存储储单单元元为为目目的的操操作作数的指令都将引起数的指令都将引起存储器写总线周期存储器写总线周期n只只有有执执行行IN指指令令才才出出现现I/O读读总总线线周周期期，执执行行OUT指令才出现指令才出现I/O写总线周期写总线周期nCPU响应可屏蔽中断时生成响应可屏蔽中断时生成中断响应总线周期中断响应总线周期如何实现如何实现同步同步？2.2 8086的总线时序（续4）n总线操作中如何实现时序同步是关键总线操作中如何实现时序同步是关键nCPU总线周期采用总线周期采用同步时序同步时序：n各部件都以系统时钟信号为基准各部件都以系统时钟信号为基准n当当相相互互不不能能配配合合时时，快快速速部部件件（CPU）插插入入等待状态等待慢速部件（等待状态等待慢速部件（I/O和存储器）和存储器）nCPU与与外外设设接接口口常常采采用用异异步步时时序序，它它们们通过应答联络信号实现同步操作通过应答联络信号实现同步操作2.2.1 最小组态的总线时序本节展开微处理器最基本的本节展开微处理器最基本的4种总线周期种总线周期存储器读总线周期存储器读总线周期存储器写总线周期存储器写总线周期I/O读总线周期读总线周期I/O写总线周期写总线周期存储器写总线周期T4T3T2T1ALECLKA19/S6A16/S3A15A8AD7AD0A15A8A7A0输出数据输出数据A19A16S6S3READY（高电平）（高电平）IO/M*WR*T1状态状态输出输出20位存储器地址位存储器地址A19A0IO/M*输出低电平，表示存储器操作；输出低电平，表示存储器操作；ALE输出正脉冲，表示复用总线输出地址输出正脉冲，表示复用总线输出地址T2状态状态输出控制信号输出控制信号WR*和数据和数据D7D0T3和和Tw状态状态检测数据传送是否能够完成检测数据传送是否能够完成T4状态状态完成数据传送完成数据传送I/O写总线周期T4T3T2T1ALECLKA19/S6A16/S3A15A8AD7AD0A15A8A7A0输出数据输出数据0000S6S3READY（高电平）（高电平）IO/M*WR*T1状态状态输出输出16位位I/O地址地址A15A0IO/M*输出高电平，表示输出高电平，表示I/O操作；操作；ALE输出正脉冲，表示复用总线输出地址输出正脉冲，表示复用总线输出地址T2状态状态输出控制信号输出控制信号WR*和数据和数据D7D0T3和和Tw状态状态检测数据传送是否能够完成检测数据传送是否能够完成T4状态状态完成数据传送完成数据传送存储器读总线周期T4T3T2T1ALECLKA19/S6A16/S3A15A8AD7AD0A15A8A7A0输入数据输入数据A19A16S6S3READY（高电平）（高电平）IO/M*RD*T1状态状态输出输出20位存储器地址位存储器地址A19A0IO/M*输出低电平，表示存储器操作；输出低电平，表示存储器操作；ALE输出正脉冲，表示复用总线输出地址输出正脉冲，表示复用总线输出地址T2状态状态输出控制信号输出控制信号RD*T3和和Tw状态状态检测数据传送是否能够完成检测数据传送是否能够完成T4状态状态前沿读取数据，完成数据传送前沿读取数据，完成数据传送演示I/O读总线周期T4T3T2T1ALECLKA19/S6A16/S3A15A8AD7AD0A15A8A7A0输入数据输入数据S6S3READY（高电平）（高电平）IO/M*RD*0000T1状态状态输出输出16位位I/O地址地址A15A0IO/M*输出高电平，表示输出高电平，表示I/O操作；操作；ALE输出正脉冲，表示复用总线输出地址输出正脉冲，表示复用总线输出地址T2状态状态输出控制信号输出控制信号RD*T3和和Tw状态状态检测数据传送是否能够完成检测数据传送是否能够完成T4状态状态前沿读取数据，完成数据传送前沿读取数据，完成数据传送插入等待状态Twn同同步步时时序序通通过过插插入入等等待待状状态态，来来使使速速度度差别较大的两部分保持同步差别较大的两部分保持同步n在在读写总线周期中，判断是否插入读写总线周期中，判断是否插入Tw1.1.在在T3T3的前沿检测的前沿检测READYREADY引脚是否有效引脚是否有效2.2.如如果果READYREADY无无效效，在在T3T3和和T4T4之之间间插插入入一一个个等效于等效于T3T3的的Tw Tw，转，转1 13.3.如如果果READYREADY有有效效，执执行行完完该该T T状状态态，进进入入T4T4状态状态演示2.2.2 最大组态的写总线时序111110T4T3T2T1A15A8A19A16S6S3由由8288产生产生ALES2*S0*CLKA19/S6A16/S3A15A8DEN写命令写命令AD7AD0A7A0输出数据输出数据DT/R*AMWTC*MWTC*2.2.2 最大组态的读总线时序111101A15A8A19A16S6S3ALES2*S0*CLKA19/S6A16/S3A15A8DEN由由8288产生产生输入数据输入数据A7A0AD7AD0T4T3T2T1DT/R*MRDC*2.3操作模式 n80386以上的微处理器都有三种工作方式：以上的微处理器都有三种工作方式：1.实地址模式实地址模式2.保护模式保护模式3.虚拟虚拟8086模式模式实模式 n在在处处理理器器加加电电和和复复位位的的时时候候最最先先进进入入的的就就是是实模式实模式n实实地地址址模模式式采采用用分分段段存存储储方方式式，每每段段64K，物理地址由逻辑地址直接构成物理地址由逻辑地址直接构成n存存储储空空间间的的最最低低的的1KB存存放放了了系系统统的的中中断断向向量量表表地地址址为为00000H003FFH，其其中中存存放放了了256个中断向量的中断服务程序的入口地址个中断向量的中断服务程序的入口地址保护模式 n80386以以上上的的高高级级微微处处理理器器最最经经常常使使用用的的模模式，便于实现多任务，多用户下的存储管理式，便于实现多任务，多用户下的存储管理n采采用用段段页页式式管管理理，在在将将存存储储空空间间分分段段的的基基础础上上再再分分页页。其其物物理理地地址址的的形形成成是是先先由由逻逻辑辑地地址址构构成成线线性性地地址址，再再由由线线性性地地址址构构成成物物理理地地址址 虚拟8086模式 n虚虚拟拟8086模模式式只只是是为为保保护护模模式式下下的的多多任任务务操操作作中中的的一一个个DOS应应用用程程序序建建立立的的虚虚拟拟机机，其其实实质质上上还还是是运运行行在在保保护护模模式式下下的的，支支持持多多任任务处理务处理n其其物物理理地地址址为为20位位，最最大大可可寻寻址址1MB，可可在在4GB空间内浮动。空间内浮动。各种模式的转换 2.4存储管理 计计算算机机中中使使用用的的存存储储器器一一般般容容量量都都很很大大，因因此此需需要要使使用用一一定定的的存存储储管管理理手手段段对对存存储储器器进进行行组组织织，使使其其存存储储条条理理更更加加清清晰晰，并并且且有有利利于存储器的扩展。于存储器的扩展。实模式下的段式管理 逻辑地址=段基址：偏移地址物理地址=段基址 16+偏移地址保护模式下的段页式管理 n保保护护模模式式下下的的存存储储管管理理采采用用段段页页式式。在在分分段段的的基基础础上上再再分分页页，物物理理地地址址的的形形成成分分为为两两步步，先先由由逻逻辑辑地地址址计计算算出出线线性性地地址址，再再由由线线性性地地址计算出物理地址。址计算出物理地址。线性地址到物理地址 逻辑地址到线性地址 第第2 2章教学要求章教学要求1.了解了解8086的两种组态形式；的两种组态形式；2.掌掌握握最最小小组组态态下下的的引引脚脚定定义义、总总线线形形成和总线时序；成和总线时序；3.了了解解最最大大组组态态下下的的引引脚脚定定义义、总总线线形形成和总线时序。成和总线时序。