唐朔飞版计算机组成原理_课后习题答案(附答案).pdf

唐 朔 飞 计算机组成原理课后答案第一章1.什么是计算机系统、计算机硬件和计算机软件？硬件和软件哪个更重要？解：P 3计算机系统计算机硬件、软件和数据通信设备的物理或逻辑的综合体。计算机硬件计算机的物理实体。计算机软件计算机运行所需的程序及相关资料。硬件和软件在计算机系统中相互依存，缺一不可，因此同样重要。5.冯诺依曼计算机的特点是什么？解：冯氏计算机的特点是：P 9 由运算器、控制器、存储器、输入设备、输出设备五大部件组成；指令和数据以同一 形 式（二进制形式）存于存储器中；指令由操作码、地址码两大部分组成；指令在存储器中顺序存放，通常自动顺序取出执行；以运算器为中心（原始冯氏机）。7.解释下列概念：主机、C P U、主存、存储单元、存储元件、存储基元、存储元、存储字、存储字长、存储容量、机器字长、指令字长。解：P 1 0主机是计算机硬件的主体部分，由 C P U+M M （主存或内存）组成；C P U 中央处理器（机），是计算机硬件的核心部件，由运算器+控制器组成；（早期的运、控不在同一芯片上）主存计算机中存放正在运行的程序和数据的存储器，为计算机的主要工作存储器，可随机存取；由存储体、各种逻辑部件及控制电路组成。存储单元可存放一个机器字并具有特定存储地址的存储单位；存储元件存储一位二进制信息的物理元件，是存储器中最小的存储单位，又叫存储基元或存储元，不能单独存取；存储字-个存储单元所存二进制代码的逻辑单位；存储字长-个存储单元所存二进制代码的位数；存储容量存储器中可存二进制代码的总量；（通常主、辅存容量分开描述）机器字长CPU能同时处理的数据位数；指令字长-条指令的二进制代码位数；讲评：一种不确切的答法：CPU与MM合称主机；运算器与控制器合称CPUo这两个概念应从结构角度解释较确切。8.解释下列英文缩写的中文含义：CPU、PC、IR、CU、ALU、ACC、MQ、X、MAR、MDR、I/O、MIPS、CPI、FLOPS解：全面的回答应分英文全称、中文名、中文解释三部分。CPU-Central Processing Unit,中央处理机（器），见 7 题；PC Program Counter,程序计数器，存放当前欲执行指令的地址，并可自动计数形成下一条指令地址的计数器；IR-Instruction Register,指令寄存器，存放当前正在执行的指令的寄存器；CU Control Unit,控 制 单 元（部件），控制器中产生微操作命令序列的部件，为控制器的核心部件；ALU Arithmetic Logic Unit,算术逻辑运算单元，运算器中完成算术逻辑运算的逻辑部件；ACC Accumulator,累加器，运算器中运算前存放操作数、运算后存放运算结果的寄存器；MQ-Multiplier-Quotient Register,乘商寄存器，乘法运算时存放乘数、除法时存放商的寄存器。X 此字母没有专指的缩写含义，可以用作任一部件名，在此表示操作数寄存器，即运算器中工作寄存器之一，用来存放操作数；M A R-M e m o r y A d d r e s s Re g i s t e r,存储器地址寄存器，内存中用来存放欲访问存储单元地址的寄存器；MD R-Me m o r y D at a R e g i s t e r,存储器数据缓冲寄存器，主存中用来存放从某单元读出、或写入某存储单元数据的寄存器；I/O-I n p u t/O u t p u t e q u i p m e n t,输入/输出设备，为输入设备和输出设备的总称，用于计算机内部和外界信息的转换与传送；MI P S-Mi l l i o n I n s t r u c t i o n P e r S e c o n d,每秒执行百万条指令数，为计算机运算速度指标的一种计量单位；10.指令和数据都存于存储器中，计算机如何区分它们？解：计算机硬件主要通过不同的时间段来区分指令和数据，即：取指周期（或取指微程序）取出的既为指令，执 行 周 期（或相应微程序）取出的既为数据。另外也可通过地址来源区分，从P C指出的存储单元取出的是指令，由指令地址码部分提供操作数地址。问题讨论：X由控制器分析是指令还是数据；数据进控制器？X指令由指令寄存器存取；指令寄存器有控制功能？X指令和数据的格式不一样；指令由操作码和地址码组成）两者的二进制代码形式不一样？X指令顺序存放，而数据不是；数据为什么不能顺序存放？X MA R放 地 址,MD R放数据;取指时MD R中也是数据？X存取数据和存取指令的操作在机器中完全一样；无法区分？X指令和数据的地址不一样；某一存储单元只能放数据（或指令）？X指令放在ROM中，数据放在RAM中；用户程序放在哪？第 三 章1.什 么 是 总 线？总线传输有何特点？为了减轻总线负载，总线上的部件应具备什么特点？解：总线是多个部件共享的传输部件。总线传输的特点是：某一时刻只能有-路信息在总线上传输，即分时使用。为了减轻总线负载，总线上的部件应通过三态驱动缓冲电路与总线连通。讲评：围 绕“为减轻总线负载”的儿种说法：X应对设备按速率进行分类，各类设备挂在与自身速率相匹配的总线上；X应采用多总线结构；X总线上只连接计算机的五大部件；X总线上的部件应为低功耗部件。上述措施都无法从根上（工程上）解决问题，且增加了许多不必要（或不可能）的限制。X总线上的部件应具备机械特性、电器特性、功能特性、时间特性；这是不言而喻的。4.为什么要设置总线判优控制？常见的集中式总线控制有几种？各有何特点？哪种方式响应时间最快？哪种方式对电路故障最敏感？解：总线判优控制解决多个部件同时申请总线时的使用权分配问题；常见的集中式总线控制有三种：链式查询、计数器查询、独立请求；特点：链式查询方式连线简单，易于扩充，对电路故障最敏感；计数器查询方式优先级设置较灵活，对故障不敏感，连线及控制过程较复杂；独立请求方式判优速度最快，但硬件器件用量大，连线多，成本较高。5.解释下列概念：总线的主设备（或主模块）、总线的从设备（或从模块）、总线的传输周期和总线的通信控制。解：总线的主设备（主模块）指一次总线传输期间，拥有总线控制权的设备（模块）；总线的从设备（从模块）指一次总线传输期间，配合主设备完成传输的设 备（模块），它只能被动接受主设备发来的命令；总线的传输周期总线完成一次完整而可靠的传输所需时间；总线的通信控制指总线传送过程中双方的时间配合方式。6.试比较同步通信和异步通信。解：同步通信由统一时钟控制的通信，控制方式简单，灵活性差，当系统中各部件工作速度差异较大时，总线工作效率明显下降。适合于速度差别不大的场合；异步通信不由统一时钟控制的通信，部件间采用应答方式进行联系，控制方式较同步复杂，灵活性高，当系统中各部件工作速度差异较大时，有利于提高总线工作效率。8.为什么说半同步通信同时保留了同步通信和异步通信的特点？解：半同步通信既能像同步通信那样由统时钟控制，又能像异步通信那样允许传输时间不一致，因此工作效率介于两者之间。1 0.为什么要设置总线标准？你知道目前流行的总线标准有哪些？什 么 叫plugand play?哪些总线有这一特点？解：总线标准的设置主要解决不同厂家各类模块化产品的兼容问题；目前流行的总线标准有：I S A、EI S A、P C I等；p l u g a n d p l a y 即插即用，EI S A、P C I等具有此功能。1 1 .画一个具有双向传输功能的总线逻辑图。解：此题实际上是要求设计一个双向总线收发器，设计要素为三态、双向、使能等控制功能的实现，可参考7 4 L S 2 4 5等总线收发器芯片内部电路。逻辑图如下：(n位)儿种错误的设计：儿种错误的设计：1 2 .设数据总线上接有A、B、C、D四个寄存器，要求选用合适的7 4系列芯片-，完成下列逻辑设计：(1)设计一个电路，在同一时间实现D-A、D f B和D f C寄存器间的传送；(2)设计一个电路，实现下列操作：T O时刻完成D-*总线；T 1时刻完成总线f A；T 2时刻完成A-总线；T 3时刻完成总线一B。解：(1)采用三态输出的D型寄存器7 4 L S 3 7 4做A、B、C、D四个寄存器，其输出可直接挂总线。A、B、C三个寄存器的输入采用同一脉冲打入。注意-0 E为电平控制，与打入脉冲间的时间配合关系为：现 以8位总线为例，设计此电路，如下图示：(2)寄存器设置同(1),由于本题中发送、接收不在同一节拍，因此总线需设锁存器缓冲，锁 存 器 采 用7 4 L S 3 7 3 (电平使能输入)。节拍、脉冲配合关系如下：节拍、脉冲分配逻辑如下：节拍、脉冲时序图如下：以8位总线为例，电路设计如下：(图中，A、B、C、D四个寄存器与数据总线的连接方法同上。)几种错误的设计：(1)儿种错误的设计：(1)几种错误的设计：(2)儿种错误的设计：(2)几种错误的设计：第 四 章3.存储器的层次结构主要体现在什么地方？为什么要分这些层次？计算机如何管理这些层次？答：存储器的层次结构主要体现在Cache一主存和主存一辅存这两个存储层次上。Cache一主存层次在存储系统中主要对CPU访存起加速作用，即从整体运行的效果分析，CPU访存速度加快，接近于Cache的速度，而寻址空间和位价却接近于主存。主存一辅存层次在存储系统中主要起扩容作用，即从程序员的角度看，他所使用的存储器其容量和位价接近于辅存，而速度接近于主存。综合上述两个存储层次的作用，从整个存储系统来看，就达到了速度快、容量大、位价低的优化效果。主存与CACHE之间的信息调度功能全部由硬件自动完成。而主存一辅存层次的调度目前广泛采用虚拟存储技术实现，即将主存与辅存的一部份通过软硬结合的技术组成虚拟存储器，程序员可使用这个比主存实际空间(物理地址空间)大得多的虚拟地址空间（逻辑地址空间）编程，当程序运行时，再由软、硬件自动配合完成虚拟地址空间与主存实际物理空间的转换。因此，这两个层次上的调度或转换操作对于程序员来说都是透明的。4.说明存取周期和存取时间的区别。解:存取周期和存取时间的主要区别是:存取时间仅为完成一次操作的时间，而存取周期不仅包含操作时间，还包含操作后线路的恢复时间。即：存 取 周 期=存 取 时 间+恢复时间5.什么是存储器的带宽？若存储器的数据总线宽度为3 2位，存取周期为2 0 0 n s,则存储器的带宽是多少？解：存储器的带宽指单位时间内从存储器进出信息的最大数量。存储器带宽=l/2 0 0 n s X 3 2位=1 6 0 M 位/秒=2 0 M B/S =5 M 字/秒注 意 字 长（3 2位）不 是1 6位。（注：本题的兆单位来自时间=1 0 6）6 .某机字长为3 2位，其存储容量是6 4 K B,按字编址它的寻址范围是多少？若主存以字节编址，试画出主存字地址和字节地址的分配情况。解：存储容量是6 4 K B时，按字节编址的寻址范围就是6 4 K B,则：按字寻址范围=6 4 K X 8/3 2=1 6 K字按字节编址时的主存地址分配图如下：讨论：1、一个存储器不可能有两套地址，注 意 字 长3 2位，不 是1 6位，不 能 按2字节编址；2、本题与I B M 3 70、PD P-1 1机无关；3、按字寻址时，地址仍为1 6位；x（:地 址1 4位，单 元1 6 K个，按字编址4 K空间。）4、字寻址的单位为字，不是B。5、按字编址的地址范围为0、1 6 K T,空间为1 6 K 字；按字节编址的地址范围为（T 6 4 K-1,空间为6 4 K B。不能混淆；6、画存储空间分配图时要画出上限。7.一个容量为1 6 K x3 2 位的存储器，其地址线和数据线的总和是多少？当选用下列不同规格的存储芯片时，各需要多少片？1 K X 4 位，2 K X 8 位，4 K X 4 位，1 6 K xi 位，4 K X 8 位，8K X 8 位解：地址线和数据线的总和=1 4 +3 2 =4 6 根；各需要的片数为：1 K X 4：1 6 K X 3 2 /1 K X 4 =1 6 X 8=1 2 8 片2 K X 8：1 6 K X 3 2 /2 K X 8=8X 4 =3 2 片 一4 K X 4：1 6 K X 3 2 /4 K X 4 =4 X 8=3 2 片 一1 6 K X 1：1 6 K X 3 2 /1 6 K X 1 =3 2 片4 K X 8：1 6 K X 3 2 /4 K X 8=4 X 4 =1 6 片8K X 8：1 6 K X 3 2 /8K X 8=2 X 4 =8 片讨论：地址线根数与容量为2的基的关系，在此为2 1 4,1 4 根；：3 2=2 5,5 根）x数据线根数与字长位数相等，在此为3 2 根。（不是2的暴的关系。9.什么叫刷新？为什么要刷新？说明刷新有儿种方法。解：刷新对 D R A M 定期进行的全部重写过程；刷新原因因电容泄漏而引起的D R A M 所存信息的衰减需要及时补充，因此安排了定期刷新操作；常用的刷新方法有三种集中式、分散式、异步式。集中式：在最大刷新间隔时间内，集中安排一段时间进行刷新；分散式：在每个读/写周期之后插入一个刷新周期，无 C PU 访存死时间；异步式：是集中式和分散式的折衷。讨论:1、刷新与再生的比较：共同点：动作机制一样。都是利用D R A M存储元破坏性读操作时的重写过程实现；操作性质一样。都是属于重写操作。区别：解决的问题不一样。再生主要解决D R A M存储元破坏性读出时的信息重写问题；刷新主要解决长时间不访存时的信息衰减问题。操作的时间不一样。再生紧跟在读操作之后，时间上是随机进行的；刷新以最大间隔时间为周期定时重复进行。动作单位不一样。再生以存储单元为单位，每次仅重写刚被读出的一个字的所有位；刷新以行为单位，每次重写整个存储器所有芯片内部存储矩阵的同行。芯片 内 部I/O操作不一样。读出再生时芯片数据引脚上有读出数据输出；刷新时由于C AS信号无效，芯片数据引脚上无读出数据输出（唯R AS有效刷新，内部读）。鉴于上述区别，为避免两种操作混淆，分别叫做再生和刷新。2、C P U访存周期与存取周期的区别：C P U访存周期是从C P U 一边看到的存储器工作周期，他不一定是真正的存储器工作周期；存取周期是存储器速度指标之一，它反映了存储器真正的工作周期时间。3、分散刷新是在读写周期之后插入一个刷新周期，而不是在读写周期内插入一个刷新周期，但此时读写周期和刷新周期合起来构成C P U访存周期。4、刷新定时方式有3种而不是2种，一定不要忘了最重要、性能最好的异步刷新方式。1 0.半导体存储器芯片的译码驱动方式有几种？解：半导体存储器芯片的译码驱动方式有两种：线选法和重合法。线选法：地址译码信号只选中同一个字的所有位，结构简单，费器材；重合法：地址分行、列两部分译码，行、列译码线的交叉点即为所选单元。这种方法通过行、列译码信号的重合来选址，也称矩阵译码。可大大节省器材用量，是最常用的译码驱动方式。1 1.画出用1 0 2 4 X4位的存储芯片组成一个容量为64 K x 8位的存储器逻辑框图。要求将64 K分 成4个页面，每个页面分1 6组，指出共需多少片存储芯片。解：设采用S R AM芯片，总 片 数=64 K x 8位/1 0 2 4 X4位=64 X2 =1 2 8 片.题意分析：本题设计的存储器结构上分为总体、页面、组三级，因此画图时也应分三级画。首先应确定各级的容量：页 面 容 量=总 容 量/页面数=64 K x 8 位/4=1 6K x 8 位；组 容 量=页 面 容 量/组数=1 6K x 8 位/1 6=1 K X8 位；组 内 片 数=组 容 量/片容量=1 K X8 位/1 K X4 位=2 片；地址分配：页面逻辑框图：（字扩展）存储器逻辑框图：（字扩展）讨论：页选地址取Al l、A1 0,页内片选取A1 5 A1 2；x（页内组地址不连贯？）不分级画；问题：x1、不合题意；2、芯片太多难画；3、无页译码，6：64译码选组。x 页选直接联到芯片；问题：1、S R AM一般只一个片选端；2、译码输出负载能力需考虑。附加门电路组合2级译码信号；x（应利用译码器使能端输入高一级的译码选通信号）不设组选，页选同时选8组（1 6组），并行存取？x组译码无页选输入；xx 2片芯片合为一体画；文字叙述代替画图；x地址线、数据线不标信号名及信号序号。x1 2.设有一个64 K x 8位 的R AM芯片，试问该芯片共有多少个基本单元电路（简称存储基元）？欲设计一种具有上述同样多存储基元的芯片，要求对芯片字长的选择应满足地址线和数据线的总和为最小，试确定这种芯片的地址线和数据线，并说明有儿种解答。解：存储基元总数=6 4 K X 8位=5 1 2 K 位=2 1 9 位；思路：如要满足地址线和数据线总和最小，应尽量把存储元安排在字向，因为地址位数和字数成2的基的关系，可较好地压缩线数。设地址线根数为a,数据线根数为b,则片容量为：2 a X b =2 1 9；b =2 1 9-a；若a =1 9,b =1,总 和=1 9+1 =2 0；a =1 8,b =2,总 和=1 8+2 =2 0；a =1 7,b =4,总 和=1 7+4 =2 1；a =1 6,b =8,总 和=1 6+8 =2 4；由上可看出：片字数越少，片字长越长，引脚数越多。片字数、片位数均按2的毒变化。结论：如果满足地址线和数据线的总和为最小，这种芯片的引脚分配方案有两种：地 址 线=1 9根，数 据 线=1根；或 地 址 线=1 8根，数 据 线=2根。采用字、位扩展技术设计；X1 3.某 8 位微型机地址码为1 8 位，若使用4 K X 4 位的R A M 芯片组成模块板结构的存储器，试问：（1）该机所允许的最大主存空间是多少？（2）若每个模块板为3 2 K x 8 位，共需儿个模块板？（3）每个模块板内共有儿片R A M 芯片？（4）共有多少片R A M?（5）C PU 如何选择各模块板？解：（1）2 1 8 =2 5 6 K,则该机所允许的最大主存空间是2 5 6 K x 8 位（或 2 5 6 K B）；（2）模块板总数=2 5 6 K X 8 /3 2 K X 8=8 块；（3）板内片数=3 2 K x 8 位/4 K X 4 位=8 X 2 =1 6 片；（4）总片数=1 6 片X 8 =1 2 8 片;（5）C PU 通过最高3位地址译码选板，次高3位地址译码选片。地址格式分配如下：讨论：不对板译码、片译码分配具体地址位；xx 板内片选设4 位地址；不设板选，8 个板同时工作，总线分时传送；x8 位芯片；x 8 板通过3：8 译码器组成2 5 6 K x1 4.设 C PU 共有1 6 根地址线，8根数据线，并用-M R E Q （低电平有效）作访存控制信号，R/T 作读写命令信号（高电平为读，低电平为写）。现有下列存储芯片:R OM （2 K X 8 位，4 K X 4 位，8 K X 8 位），R A M （1 K X 4 位，2 K X 8 位，4 K X 8 位），及 7 4 1 3 8 译码器和其他门电路（门电路自定）。试从上述规格中选用合适芯片，画出C PU 和存储芯片的连接图。要求：（1）最小4 K 地址为系统程序区，4 0 9 6 1 6 3 8 3 地址范围为用户程序区；（2）指出选用的存储芯片类型及数量；（3）详细画出片选逻辑。解：（1）地址空间分配图：（2）选片：R OM：4 K X 4 位：2 片；R A M：4 K X 8 位：3 片；（3）C PU 和存储器连接逻辑图及片选逻辑：讨论：1）选片：当采用字扩展和位扩展所用芯片一样多时，选位扩展。理由：字扩展需设计片选译码，较麻烦，而位扩展只需将数据线按位引出即可。本题如选用2 K X 8 R OM,片选要采用二级译码，实现较麻烦。当需要R A M、R OM 等多种芯片混用时，应尽量选容量等外特性较为一致的芯片、以便于简化连线。2）应尽可能的避免使用二级译码，以使设计简练。但要注意在需要二级译码时如果不使用，会使选片产生二义性。3）片选译码器的各输出所选的存储区域是一样大的，因此所选芯片的字容量应一致，如不一致时就要考虑二级译码。另外如把片选译码输出“或”起来使用也是不合理的。4）其它常见错误：1 3 8 的C 输入端接地；（相当于把1 3 8 当2-4 译码器用，不合理）xx EP R OM的P D 端接地；（P D 为功率下降控制端，当输入为高时，进入功率下降状态。因此P D 端的合理接法是与片选端-C S 并联。）x R OM连读/写控制线-W E；（R OM无读/写控制端）1 5.C P U 假设同上题，现有8 片 8 K X 8 位的R A M芯片与C P U 相连，试回答:（1）用 7 4 1 3 8 译码器画出C P U 与存储芯片的连接图；（2）写出每片R A M的地址范围；（3）如果运行时发现不论往哪片R A M写入数据后，以A OOOH为起始地址的存储芯片都有与其相同的数据，分析故障原因。（4）根 据（1）的连接图，若出现地址线A 1 3与C P U断线，并搭接到高电平上，将出现什么后果？解：（1）C P U与存储器芯片连接逻辑图：（2）地址空间分配图：（3）如果运行时发现不论往哪片R A M写入数据后，以A OOOH为起始地址的存储芯片（第5片）都有与其相同的数据，则根本的故障原因为：该存储芯片的片选输入端很可能总是处于低电平。可能的情况有：1）该片的-C S端与-W E端错连或短路；2）该片的-C S端 与C P U的-MR EQ端错连或短路；3）该片的-C S端与地线错连或短路；在此，假设芯片与译码器本身都是好的。（4）如果地址线A 1 3与C P U断线，并搭接到高电平上，将会出现A 1 3恒为“1”的情况。此时存储器只能寻址A 1 3=l的地址空间（奇数片），A 1 3=0的另一半地址空间（偶数片）将永远访问不到。若 对A 1 3=0的地址空间（偶数片）进行访问，只能错误地访问到A 1 3=l的对应空间（奇数片）中去。1 7.某机字长1 6位，常规的存储空间为6 4 K字，若想不改用其他高速的存储芯片，而使访存速度提高到8倍，可采取什么措施？画图说明。解：若想不改用高速存储芯片，而使访存速度提高到8倍，可采取多体交叉存取技术，图示如下：8体交叉访问时序：1 8.什 么 是“程序访问的局部性”？存储系统中哪一级采用了程序访问的局部性原理？解：程序运行的局部性原理指：在一小段时间内，最近被访问过的程序和数据很可能再次被访问；在空间上，这些被访问的程序和数据往往集中在一小片存储区；在访问顺序上，指令顺序执行比转移执行的可能性大（大 约5:1）。存储系统中Ca c h e一主存层次采用了程序访问的局部性原理。2 0.Ca c h e做 在CP U芯片内有什么好处？将指令Ca c h e和数据Ca c h e分开又有什么好处？答：Ca c h e做 在CP U芯片内主要有下面儿个好处：1）可提高外部总线的利用率。因 为Ca c h e在CP U芯片内，CP U访 问Ca c h e时不必占用外部总线；2）Ca c h e不占用外部总线就意味着外部总线可更多地支持I/O设备与主存的信息传输，增强了系统的整体效率；3）可提高存取速度。因为Ca c h e与CP U之间的数据通路大大缩短,故存取速度得以提高；将指令Ca c h e和数据Ca c h e分开有如下好处：1）可支持超前控制和流水线控制，有利于这类控制方式下指令预取操作的完成；2）指 令Ca c h e可 用R O M实现，以提高指令存取的可靠性；3）数 据Ca c h e对不同数据类型的支持更为灵活，既可支持整数（例32位），也可支持浮点数据（如64位）。补充讨论：Ca c h e结构改进的第三个措施是分级实现，如二级缓存结构，即在片内Ca c h e（L 1）和主存之间再设一个片外Ca c h e （L 2）,片外缓存既可以弥补片内缓存容量不够大的缺点，又可在主存与片内缓存间起到平滑速度差的作用，加速片内缓存的调入调出速度（主存一L 2 L 1）。2 1.设某机主存容量为4M B,Ca c h e容 量 为1 6K B,每字块有8个字，每 字32位,设计一个四路组相联映象（即Ca c h e每组内共有4个字块）的Ca c h e组织，要求:（1）画出主存地址字段中各段的位数；（2）设Ca c h e的初态为空，CP U依次从主存第0、1、2 9 9号单元读出1 0 0个 字（主存一次读出一个字），并重复按此次序读8次，问命中率是多少？（3）若 Ca c h e 的速度是主存的6 倍，试问有Ca c h e 和无Ca c h e 相比，速度提高多少倍？答：（1）由于容量是按字节表示的，则主存地址字段格式划分如下：87 2 3 2（2）由于题意中给出的字地址是连续的，故（1）中地址格式的最低2 位不参加字的读出操作。当主存读0 号字单元时，将主存0 号字块（0 7）调入Cac h e （0组 x 号块）,主存读8 号字单元时,将1 号块（81 5）调入Cac h e d组 x号块）主存读96 号单元时，将 1 2 号 块（96 1 0 3）调入Cac h e （1 2 组 x号块）。共需调1 0 0/8 1 3 次，就把主存中的1 0 0 个数调入Cac h e o除读第1 遍时CP U 需访问主存1 3 次外，以后重复读时不需再访问主存。则在80 0 个读操作中：访 Cac h e 次数=（1 0 0-1 3）+70 0=787 次a 0.98*Cac h e 命中率=787/80 0 98%（3）设无Cac h e 时访主存需时80 0 T （T为主存周期），加入Cac h e 后需时：（1 3 1.1 6 7+1 3）T T/6+1 3 T x 7871 44.1 6 7TB5.5 5 倍=则：80 0 T/1 44.1 6 7T有 Cac h e 和无Cac h e 相比，速度提高4.5 5 倍左右。2 3 .画出RZ、N RZ、N RZ 1、P E、F M写入数字串1 0 1 1 0 0 1 的写入电流波形图。解：2 4.以写入1 0 0 1 0 1 1 0 为例，比较调频制和改进调频制的写电流波形图。解：写电流波形图如下：比较：1）F M和MF M写电流在位周期中心处的变化规则相同；2）MF M制除连续一串“0”时两个0 周期交界处电流仍变化外，基本取消了位周期起始处的电流变化;3）F M制记录一位二进制代码最多两次磁翻转，MF M制记录一位二进制代码最多一次磁翻转，因此MF M制的记录密度可提高一倍。上图中示出了在MF M制时位周期时间缩短一倍的情况。由图可知，当MF M制记录密度提高一倍时，其写电流频率与F M制的写电流频率相当；4）由于MF M制并不是每个位周期都有电流变化，故自同步脉冲的分离需依据相邻两个位周期的读出信息产生，自同步技术比F M制复杂得多。2 5 .画出调相制记录0 1 1 0 0 0 1 0 的驱动电流、记录磁通、感应电势、同步脉冲及读出代码等儿种波形。解：注意：1）画波形图时应严格对准各种信号的时间关系。2）读出感应信号不是方波而是与磁翻转边沿对应的尖脉冲；3）同步脉冲的出现时间应能“包裹”要选的读出感应信号，才能保证选通有效的读出数据信号，并屏蔽掉无用的感应信号。4）最后读出的数据代码应与写入代码一致。2 6 .磁盘组有六片磁盘，每片有两个记录面，存储区域内径2 2 厘米，外 径 3 3厘米，道密度为4 0 道/厘米，内层密度为4 0 0 位/厘米，转速2 4 0 0 转/分，问：（1）共有多少存储面可用？（2）共有多少柱面？（3）盘组总存储容量是多少？（4）数据传输率是多少？解：（1）若去掉两个保护面，则共有：6 X2-2=1 0 个存储面可用；（2）有效存储区域=（3 3-2 2）/2 =5.5 c m柱面数=4 0 道/c m X 5.5=2 2 0 道=7i(3)内层道周长=2 2 69.0 8c m道容量=4 0 0 位/c m X 69.0 8c m=3 4 5 4 B面容量=3 4 5 4 B X 2 2 0 道=75 9,880 B盘组总容量=75 9,880 B X 1 0 面=7,5 98,80 0 B(4)转 速=2 4 0 0 转/60 秒=4 0 转/秒数据传输率=3 4 5 4 B X 4 0 转/秒=1 3 8,1 60 B/S注意：1)计算盘组容量时一般应去掉上、下保护面；的精度选取不同将引起答案不同，一般取两位小数；兀 2)盘组总磁道数(=一个盘面上的磁道数)H3)柱面数4)数据传输率与盘面数无关；5)数据传输率的单位时间是秒，不是分。2 7.某磁盘存储器转速为3 0 0 0 转/分，共有4 个记录盘面，每毫米5 道，每道记录信息1 2 2 88字节，最小磁道直径为2 3 0 m m,共有2 75 道，求:(1)磁盘存储器的存储容量；(2)最高位密度(最小磁道的位密度)和最低位密度；(3)磁盘数据传输率；(4)平均等待时间。解：(1)存储容量=2 75 道X 1 2 2 88B/道X 4 面=1 3 5 1 6 80 0 B(2)最高位密度=71 1 2 2 88B/2 3 01 7B/m m =1 3 6位/m m (向下取整)最大磁道直径=2 3 0 m m+2 75 道/5 道 X 2=2 3 0 m m +1 1 0 m m =3 4 0 m m兀 最低位密度=1 2 2 88B/3 4 0=1 IB/m m =92 位/m m （向下取整）（3）磁盘数据传输率=1 2 2 88B X 3 0 0 0 转/分=1 2 2 88B X 5 0 转/秒=61 4 4 0 0 B/S（4）平均等待时间=1/5 0 /2 =1 0 m s讨论：1、本题给出的道容量单位为字节，因此算出的存储容量单位也是字节，而不是位；2、由此算出的位密度单位最终应转换成b p m（位/毫米）;3、平均等待时间是磁盘转半圈的时间，与容量无关。第 五 章1.I/O 有哪些编址方式？各有何特点？解：常用的I/O 编址方式有两种：I/O 与内存统一编址和I/O 独立编址；特点：I/O 与内存统一编址方式的I/O 地址采用与主存单元地址完全一样的格式，I/O 设备和主存占用同一个地址空间，CP U 可像访问主存一样访问I/O设备，不需要安排专门的I/O 指令。I/O独立编址方式时机器为I/O设备专门安排一套完全不同于主存地址格式的地址编码，此时I/O地址与主存地址是两个独立的空间，CPU需要通过专门的I/O指令来访问I/O地址空间。讨论：I/O编址方式的意义：I/O编址方式的选择主要影响到指令系统设计时I/O指令的安排，因此描述其特点时一定要说明此种I/O 编址方式对应的I/O指令设置情况。X I/O 与内存统一编址方式将I/O 地址看成是存储地址的一部分，占用主存空间；问题：确切地讲，I/O 与内存统一编址的空间为总线空间，I/O所占用的是内存的扩展空间。I/O 独立编址方式有明显的I/O 地址标识，X 而 I/O 与内存统一的编址方式没有；问题：无论哪种编址方式，I/O地址都是由相应的指令提供的，而地址本身并没有特殊的标识。2.简要说明CPU与 I/O 之间传递信息可采用哪儿种联络方式？它们分别用于什么场合？答：CPU与 I/O 之间传递信息常采用三种联络方式：直接控制（立即响应）、同步、异步。适用场合分别为：直接控制适用于结构极简单、速度极慢的I/O 设备，CPU直接控制外设处于某种状态而无须联络信号。同步方式采用统一的时标进行联络，适用于CPU与 I/O速度差不大，近距离传送的场合。异步方式采用应答机制进行联络，适用于CPU与 I/O速度差较大、远距离传送的场合。讨论：注意I/O交换方式、I/O传送分类方式与I/O联络方式的区别：串行、并行I/O传送方式常用于描述I/O传送宽度的类型；I/O 交换方式主要讨论传送过程的控制方法;I/O联络方式主要解决传送时C P U与I/O之间如何取得通信联系以建立起操作上的同步配合关系。X 同步方式适用于C P U与I/O工作速度完全同步的场合。问题：I/O要达到与C P U工作速度完全同步一般是不可能的。同步方式的实 质 是“就慢不就快”，如采用同步方式一般C P U达不到满负荷工作。6.字符显示器的接口电路中配有缓冲存储器和只读存储器，各有何作用？解：显示缓冲存储器的作用是支持屏幕扫描时的反复刷新；只读存储器作为字符发生器使用，他起着将字符的A S C H码转换为字形点阵信息的作用。8.某计算机的I/O设备采用异步串行传送方式传送字符信息。字符信息的格式为一位起始位、七位数据位、一位校验位和一位停止位。若要求每秒钟传送4 8 0个字符，那么该设备的数据传送速率为多少？解：4 8 0 X 1 0=4 8 0 0 位/秒=4 8 0 0 波特；波特是数据传送速率波特率的单位。注：题意中给出的是字符传送速率，即：字符/秒。要求的是数据传送速率，串行传送时一般用波特率表示。两者的区别：字符传送率是数据的“纯”有效传送率，不含数据格式信息；波特 率 是“毛”传送率，含数据格式信息。1 0.什 么 是I/O接口？为什么要设置I/O接口？I/O接口如何分类？解：I/O接口一般指C P U和I/O设备间的连接部件；I/O接口分类方法很多，主要有：按数据传送方式分有并行接口和 串行接口两种；按数据传送的控制方式分有程序控制接口、程序中断接口、D M A接口三种。1 2.结合程序查询方式的接口电路，说明其工作过程。解：程序查询接口工作过程如下（以输入为例）：开命令接收门；-选 中，发S E L信 号-设 备 选 择 器 译 码 一 接 口 r地址总线-1）C P U发I/O地址设备开始工作；一接口向设备发启动命令fD置0,B置1 -2）C P U发启动命令DB R；T 3）C P U等待，输入设备读出数据B置0,D置1；-接口-4）外设工作完成，完成信号C P U；-控制总线-5）准备就绪信号6）输入：C P U通过输入指令（I N）将DB R中的数据取走；若为输出，除数据传送方向相反以外，其他操作与输入类似。工作过程如下:开命令接收门；一选中，发S E L信号f 设备选择器译码-接口地址总线-1）C P U 发 I/O 地址2）输出：C P U通过输出指令（O U T）将数据放入接口 DB R中；设备开始工作；f接口向设备发启动命令fD置0,B置1 -3）C P U发启动命令4）C P U等待，输出设备将数据从DB R取走；B置0,D置1；-接 口-5）外设工作完成，完成信号C P U,C P U可通过指令再次向接口 DB R输出数据，进行第二次传送。f控制总线-6）准备就绪信号13.说明中断向量地址和入口地址的区别和联系。解：中断向量地址和入口地址的区别：向量地址是硬件电路（向量编码器）产生的中断源的内存地址编号，中断入口地址是中断服务程序首址。中断向量地址和入口地址的联系：中断向量地址可理解为中断服务程序入口地址指示器（入口地址的地址），通过它访存可获得中断服务程序入口地址。（两种方法：在向量地址所指单元内放一条川M指令；主存中设向量地址表。参 考8.4.3）讨论：硬件向量法的实质:当响应中断时，为了更快、更可靠的进入对应的中断服务程序执行，希望由硬件直接提供中断服务程序入口地址。但在内存地址字较长时这是不可能的。因此由硬件先提供中断源编号、再由编号间接地获得中断服务程序入口地址。这种中断源的编号即向量地址。由于一台计算机系统可带的中断源数量很有限，因此向量地址比内存地址短得多，用编码器类逻辑部件实现很方便。14.在什么条件下，I/O设备可以向C P U提出中断请求？解：I/O设备向C P U提出中断请求的条件是：I/O接口中的设备工作完成状态 为1 (D=l),中断屏蔽码为0(M AS K=O),且C P U查询中断时，中断请求触发器状态为1(I NT R=1)