毕业设计论文-智力竞赛抢答器-电子信息工程-报告.doc

课程设计报告题 目 智力竞赛抢答器 学 院 电子信息工程学院 专 业 电子信息工程 学生姓名 学 号 年级 级2班 指导教师 职称 副教授 2014年 5 月 20 日课程设计任务书课程设计题目智力竞赛抢答器组长 学号 班级级2班系别电子信息工程专业电子信息工程组员 课程设计目的亲自体验一次采用现代电子设计自动化技术，从无到有自主完成一个电子系统设计的全过程，以获得初步的电子系统设计经验。课程设计所需环境计算机、设计软件Quartus、EDA实验箱课程设计任务要求1 设计任务： 设计一个能满足8个组同时参加竞赛的抢答器，其功能为：电路复位后，数码显0，主持人示意抢答开始后，每个组都可以通过各自的按钮开关发出抢答信号，抢答器一旦接收到某组最先发出的抢答信号后，立即让数码管显出该组的组号，同时发出音响提示，且对后来组发出的抢答信号一律不与理睬。重新复位后数码显示归0，提示音停止，在抢答组回答完问题后，重复前述过程，可进行下轮抢答。2 设计要求： 用VHDL语言描述抢答器逻辑功能，经编译后仿真且波形正确后，下载到实验箱上做真实电路验证。 按学院课程设计规范撰写设计报告：报告中应给出设计方案框图（模块的划分，信息的传递关系）、各模块的VHDL程序、每个模块的仿真波形图，并辅以文字分析说明、下载验证操作过程、设计的心得体会和收获。课程设计工作进度计划序号起止日期工 作 内 容分工情况1周1布置讲解课程设计题目、内容和要求拷贝quartus软件2周1-周2按课程设计题目要求自行设计图书馆查资料3周2-周3按课程设计题目要求自行设计子模块编程4周3-周4在实验室上机对所设计的内容做软硬件调试子模块连接5周5按规范撰写课程设计报告书实验结果分析，写报告指导教师签字： 杨显富 2014 年 5 月 20 日系部审核意见：教研室主任签字： 2014 年 月 日22智力竞赛抢答器摘要:本课程设计分为智力竞赛抢答器的分模块设计和智力竞赛抢答器的原理图设计两个层次的设计。在本次设计中，模块设计分为锁存器设计，编码器设计，译码器设计；系统开发平台为Quartus ；硬件描述语是VHDL。竞赛者可以分为八组，抢答时各组对主持人提出的问题要在最短的时间内做出判断，并按下抢答按键回答问题。当第一个人按下按键后，则在显示器上显示该组的号码，同时电路将其他各组按键封锁，使其不起作用。回答完问题后，由主持人将所有按键恢复，重新开始下一轮抢答。关键词:抢答器；锁存器；编码器；数码显示器Intellectual Competition ResponderAbstract：The curriculum is divided into quiz buzzer module design and schematic design for quiz buzzer designed on two levels. In this design, the module is divided into latch design, encoder design, decoder design, system development platform for Quartus II; is a VHDL hardware description language. Competitors are divided into eight groups, when answering the questions posed by the moderator to each group within the shortest possible time to make decisions, and press the answer key to answer the questions. When the first person after the button is pressed, the group number is displayed on the monitor, while the circuit will other groups of key blocked, so that it does not work. After answering questions, convened by the Facilitator, all key recovery and start answering the next round.Key words：Buzzer; latches; encoder, digital display目 录第1章 引言11.1 EDA的概述11.2 Quartus II的概述11.3 VHDL的概述21.4 智力竞赛抢答器的概述21.4.1 课程设计题目21.4.2 课程设计的任务及要求21.4.3 课程设计的思想.31.4.4 软硬件运行环境及开发工具3第2章 设计流程42.1设计模块方框图42.2 模块功能分析42.2.1 抢答输入开关电路42.2.2 锁存器52.2.3 编码器52.2.4 译码器52.2.5解锁器.52.2.6数码显示器与喇叭52.2.7图1.1与图2.1比较5第3章 软硬件设计53.1系统方框图53.2模块分析63.2.1锁存器模块和仿真波形63.2.2编码器模块和仿真波形93.2.3译码器模块和仿真波形113.2.4与门模块和仿真波形153.2.5完整模块和仿真波形163.3硬件调试与操作说明163.3.1引脚锁定163.3.2调试与故障处理16第4章 课程设计总结与体会17参考文献19第1章 引言1.1 EDA的概述20世纪90年代，国际上电子和计算机技术较先进的国家，一直在积极探索新的电子电路设计方法，并在设计方法、工具等方面进行了彻底的变革，取得了巨大成功。在电子技术设计领域，可编程逻辑器件（如CPLD、FPGA）的应用，已得到广泛的普及，这些器件为数字系统的设计带来了极大的灵活性。这些器件可以通过软件编程而对其硬件结构和工作方式进行重构，从而使得硬件的设计可以如同软件设计那样方便快捷。这一切极大地改变了传统的数字系统设计方法、设计过程和设计观念，促进了EDA技术的迅速发展。 EDA技术就是以计算机为工具，设计者在EDA软件平台上，用硬件描述语言VHDL完成设计文件，然后由计算机自动地完成逻辑编译、化简、分割、综合、优化、布局、布线和仿真，直至对于特定目标芯片的适配编译、逻辑映射和编程下载等工作。EDA技术的出现，极大地提高了电路设计的效率和可操作性，减轻了设计者的劳动强度。利用EDA工具，电子设计师可以从概念、算法、协议等开始设计电子系统，大量工作可以通过计算机完成，并可以将电子产品从电路设计、性能分析到设计出IC版图或PCB版图的整个过程的计算机上自动处理完成。现在对EDA的概念或范畴用得很宽。包括在机械、电子、通信、航空航天、化工、矿产、生物、医学、军事等各个领域，都有EDA的应用。目前EDA技术已在各大公司、企事业单位和科研教学部门广泛使用。例如在飞机制造过程中，从设计、性能测试及特性分析直到飞行模拟，都可能涉及到EDA技术。EDA技术是指以计算机为工作平台，融合了应用电子技术、计算机技术、信息处理及智能化技术的最新成果，进行电子产品的自动设计。 利用EDA工具，电子设计师可以从概念、算法、协议等开始设计电子系统，大量工作可以通过计算机完成，并可以将电子产品从电路设计、性能分析到设计出IC版图或PCB版图的整个过程的计算机上自动处理完成。 现在对EDA的概念或范畴用得很宽。包括在机械、电子、通信、航空航天、化工、矿产、生物、医学、军事等各个领域，都有EDA的应用。目前EDA技术已在各大公司、企事业单位和科研教学部门广泛使用。例如在飞机制造过程中，从设计、性能测试及特性分析直到飞行模拟，都可能涉及到EDA技术。本文所指的EDA技术，主要针对电子电路设计、PCB设计和IC设计。1.2 Quartus II概述Quartus II 是Altera 的公司综合性PLD/FPGA开发软件，支持原理图、VHDL、VerilogHDL以及AHDL（Altera Hardware Description Language）等多种设计输入形式，内嵌自有的综合器以及仿真器，可以完成从设计输入到硬件配置的完整PLD设计流程。Quartus II可以在XP、Linux以及Unix上使用，除了可以使用Tcl脚本完成设计流程外，提供了完善的用户图形界面设计方式。具有运行速度快，界面统一，功能集中，易学易用等特点。Quartus II支持Altera的IP核，包含了LPM/MegaFunction宏功能模块库，使用户可以充分利用成熟的模块，简化了设计的复杂性、加快了设计速度。对第三方EDA工具的良好支持也使用户可以在设计流程的各个阶段使用熟悉的第三方EDA工具。此外，Quartus II 通过和DSP Builder工具与Matlab/Simulink相结合，可以方便地实现各种DSP应用系统；支持Altera的片上可编程系统（SOPC）开发，集系统级设计、嵌入式软件开发、可编程逻辑设计于一体，是一种综合性的开发平台。Maxplus II 作为Altera的上一代PLD设计软件，由于其出色的易用性而得到了广泛的应用。目前Altera已经停止了对Maxplus II 的更新支持，Quartus II 与之相比不仅仅是支持器件类型的丰富和图形界面的改变。Altera在Quartus II 中包含了许多诸如SignalTap II、Chip Editor和RTL Viewer的设计辅助工具，集成了SOPC和HardCopy设计流程，并且继承了Maxplus II 友好的图形界面及简便的使用方法。Altera Quartus II 作为一种可编程逻辑的设计环境, 由于其强大的设计能力和直观易用的接口，越来越受到数字系统设计者的欢迎。1.3 VHDL的概述VHDL语言是一种用于电路设计的高级语言。它在80年代的后期出现。最初是由美国国防部开发出来供美军用来提高设计的可靠性和缩减开发周期的一种使用范围较小的设计语言 。VHDL翻译成中文就是超高速集成电路硬件描述语言，主要是应用在数字电路的设计中。目前，它在中国的应用多数是用在FPGA/CPLD/EPLD的设计中。当然在一些实力较为雄厚的单位，它也被用来设计ASIC。VHDL主要用于描述数字系统的结构，行为，功能和接口。除了含有许多具有硬件特征的语句外，VHDL的语言形式、描述风格以及语法是十分类似于一般的计算机高级语言。VHDL的程序结构特点是将一项工程设计，或称设计实体（可以是一个元件，一个电路模块或一个系统）分成外部（或称可视部分,及端口)和内部（或称不可视部分），既涉及实体的内部功能和算法完成部分。在对一个设计实体定义了外部界面后，一旦其内部开发完成后，其他的设计就可以直接调用这个实体。这种将设计实体分成内外部分的概念是VHDL系统设计的基本点。1.4 智力竞赛抢答器的概述1.4.1 课程设计题目为竞赛参赛者答题时进行抢答而设计的一种优先判决器电路，竞赛者可以分为若干组，抢答时各组对主持人提出的问题要在最短的时间内做出判断，并按下抢答按键回答问题，我们称之为抢答器 。1.4.2 课程设计的任务及要求（1）设计任务： 设计一个能满足8个组同时参加竞赛的抢答器，其功能为：电路复位后，数码显0，主持人示意抢答开始后，每个组都可以通过各自的按钮开关发出抢答信号，抢答器一旦接收到某组最先发出的抢答信号后，立即让数码管显出该组的组号，同时发出音响提示，且对后来组发出的抢答信号一律不与理睬。重新复位后数码显示归0，提示音停止，在抢答组回答完问题后，重复前述过程，可进行下轮抢答。（2）设计要求： 用VHDL语言描述抢答器逻辑功能，经编译后仿真且波形正确后，下载到实验箱上做真实电路验证。 按学院课程设计规范撰写设计报告：报告中应给出设计方案框图（模块的划分，信息的传递关系）、各模块的VHDL程序、每个模块的仿真波形图，并辅以文字分析说明、下载验证操作过程、设计的心得体会和收获。1.4.3 课程设计的思想根据功能要求，须设计有抢答电路、编码电路、译码电路、主持人控制电路，各个电路都有其自己的功能。通过复位按键RST，电路进入就绪状态，等待抢答。然后再由主持人发布抢答命令进入抢答状态。在电路中“1-8”为8路抢答器的8个按键，如果有人按下按键，程序就会判断是谁先按下的，然后输出抢答者号码的七段码值，并封锁键盘，保持刚才按键按下时刻的时间，禁止其他人按键的输入，从而实现了抢答的功能。当要进行下一次的抢答时，由主持人先按一下复位按键RST，电路复位，进入下一次抢答的就绪状态。该电路的组成图如下：抢答器1组2组3组4组5组6组7组8组复位提示音控制（接蜂鸣器，高电平有效）组号输出（接7段译码器）接按钮低电平有效图1-1 电路组成图1.4.4 软硬件运行环境及开发工具Quartus II提供了完全集成且与电路结构无关的开发包环境，具有数字逻辑设计的全部特性，包括：可利用原理图、结构框图、VerilogHDL、AHDL和VHDL完成电路描述，并将其保存为设计实体文件；芯片（电路）平面布局连线编辑；LogicLock增量设计方法，用户可建立并优化系统，然后添加对原始系统的性能影响较小或无影响的后续模块；功能强大的逻辑综合工具；完备的电路功能仿真与时序逻辑仿真工具；定时/时序分析与关键路径延时分析；可使用SignalTap II逻辑分析工具进行嵌入式的逻辑分析；支持软件源文件的添加和创建，并将它们链接起来生成编程文件；使用组合编译方式可一次完成整体设计流程；自动定位编译错误；高效的期间编程与验证工具；可读入标准的EDIF网表文件、VHDL网表文件和Verilog网表文件；能生成第三方EDA软件使用的VHDL网表文件和Verilog网表文件。第2章 设计流程2.1设计模块方框图根据抢答器的功能要求，可以得出如下模块系统结构图：图2-1模块系统图2.2 模块功能分析2.2.1 抢答输入开关电路该电路由8个开关按键组成，每一个选手与一个开关对应。开关为常闭合型，选手抢答时输入抢答信号自动变为低电平。 2.2.2 锁存器当只要有一个且为任意一个抢答输入信号产生时，触发器电路被触发，在输出端产生相应的开关电平信息，同时为避免之后的抢答开关按钮也按下产生错乱，最先产生的输出电平变化又反馈回来将触发器锁定住，并保持输出的电平信息。这样就避免了抢答先后发生紊乱不清楚的现象发生。2.2.3 编码器编码器的作用是将开关信息转化为8421BCD码，以提供数字显示电路所需要的编码输入。2.2.4 译码器译码器的作用是将编码器输出的8421BCD码转化为数码管需要的逻辑状态，译码器由七段共阴二极管组成，高位在左，低位在右，如当输入译码器的信号为“1101101”时，数码管的七个段g,f,e,d,c,b,a分别接1,1,0,1,1,0,1，接有高电平的段亮，于是数码管显示为“5”。2.2.5 解锁器当触发锁存电路被锁存后，若要进行下一轮的重新抢答，则需要将锁存器解锁，可通过强迫是复位控制置为0，使锁存处于等待锁存状态，以准备进行下一轮的抢答。2.2.6数码显示器与喇叭数码显示管有发光的共阴二极管（LED）数码管，喇叭为高电平触发。2.2.7图1.1与图2.1比较(1)图1.1中的“18”输入与图2.1中的抢答输入开关的功能相同。(2)图1.1中的“复位”与图2.1中的解锁器功能相同。(3)图1.1中的“8位抢答器”与图2.1中的锁存器、编码器、译码器功能相同。(4)图1.1中的“提示音控制输出”与图2.1中的喇叭功能相同。第3章 软硬件设计3.1系统方框图图3-1系统框图图3.1所示为抢答器的系统框图，可以看到A1-A8为8组选手的输入抢答按钮，rest为复位控制信号，B1-B8是传输到编码器的中间信号，并由译码器输出对应的数码管编号。该系统描述的功能是当所有开关输入信号A1-A8均处于高电平，锁存器输出全为高电平，经过8个输入的与门反馈信号仍为高点平，该信号作为锁存器时能端控制信号即EN，使锁存器出浴等待接收触发输入状态；当任一开关输入信号A1-A8中的任一开关按下时，输出信号中必然会有一路为低电平，则反馈信号发生与门后变成低电平，时能信号EN成为低电平后，EN传给锁存器则立即使锁存器接受到的开关被封锁，这时其他抢答者信息的输入将被封锁，不能再传输到锁存器中。由此可见，触发锁存器电路具有时序电路的特征，是实现抢答器功能的关键所在。RST为复位控制信号，也是低电平有效，当主持人复位后即提示抢答开始时，编码器的B1-B8全为高电平，反馈时能信号与门为高电平，是锁存器处于等待抢答输入信号的状态。输入的信号一旦锁定后，译码器的CQ3.0信号的输入到7段译码器中，7段译码器含有7段共阴极二极管，对输入的LED0LED7进行验证,led数码管对应显示出最先抢答者的编号，并且蜂鸣器发出响声。3.2模块分析3.2.1锁存器模块和仿真(1)锁存器的VHDL文本输入语言LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;USE IEEE.STD_LOGIC_UNSIGNED.ALL;ENTITY SUOCUNQI ISPORT(EN,RST:IN STD_LOGIC;A1,A2,A3,A4,A5,A6,A7,A8: IN STD_LOGIC; B1,B2,B3,B4,B5,B6,B7,B8: OUT STD_LOGIC); -SOUND: OUT STD_LOGIC); END SUOCUNQI;ARCHITECTURE ONE OF SUOCUNQI ISBEGIN P_A : PROCESS(RST,A1,A2,A3,A4,A5,A6,A7,A8)BEGINIF RST='0' THENB1<='1'B2<='1'B3<='1'B4<='1'B5<='1'B6<='1'B7<='1'B8<='1'ELSIF EN='1' THEN B1<=A1;B2<=A2;B3<=A3;B4<=A4;B5<=A5;B6<=A6;B7<=A7;B8<=A8; END IF;END PROCESS P_A;-P_B : PROCESS(EN,RST)- BEGIN- IF RST='1'AND EN='0' THEN- SOUND<='1'ELSE SOUND<='0'- END IF;END PROCESS P_B;END ONE;（2）锁存器的编译图图3-2锁存器编译图（3）锁存器的时序波形仿真图图3-3锁存器时序波形仿真图锁存器波形分析：从波形图可以得出当复位信号rest复位后即为高电平时，抢答开始，当一旦有抢答输入信号时。使能信号en立即变为低电平，即锁存发生。（4）锁存器的封装模块图3.2.2编码器模块和仿真波形（1）编码器的VHDL文本输入语言LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;ENTITY bianmaqi ISPORT(Q1,Q2,Q3,Q4,Q5,Q6,Q7,Q8: IN STD_LOGIC; CQ: OUT STD_LOGIC_VECTOR(3 DOWNTO 0);END;ARCHITECTURE one OF bianmaqi ISBEGIN PROCESS(Q1,Q2,Q3,Q4,Q5,Q6,Q7,Q8)BEGINIF Q1='1' AND Q2='1' AND Q3='1' AND Q4='1'AND Q5='1' AND Q6='1' AND Q7='1' AND Q8='1'THEN CQ <= "0000"ELSIF Q1='0' THEN CQ <= "0001"ELSIF Q2='0' THEN CQ <= "0010"ELSIF Q3='0' THEN CQ <= "0011"ELSIF Q4='0' THEN CQ <= "0100"ELSIF Q5='0' THEN CQ <= "0101"ELSIF Q6='0' THEN CQ <= "0110"ELSIF Q7='0' THEN CQ <= "0111" ELSIF Q8='0' THEN CQ <= "1000"END IF;END PROCESS;END;（2）编码器的编译图图3-5译码器编译图（3）编码器的时序波形仿真图图3-6编码器时序波形图波形分析：如图3.6知，编码器为纯组合电路，处理数据为二进制，当分别向编码器输入不同信时，对应输出不同的数值。（4）编码器的封装模块图图3-7编码器封装图3.2.3译码器模块和仿真波形（1）译码器的VHDL文本输入语言LIBRARY ieee;USE ieee.std_logic_1164.ALL;USE ieee.std_logic_unsigned.ALL;ENTITY yimaqi ISPORT(m: INSTD_LOGIC_VECTOR(3 downto 0);BCD: OUT STD_LOGIC_VECTOR(6 downto 0);VGA:OUT STD_LOGIC_VECTOR(3 DOWNTO 0);END yimaqi;ARCHITECTURE a OF yimaqi ISBEGIN VGA<="0010"PROCESS(m) BEGINCASE m ISWHEN "0001" => BCD <="0000110"WHEN "0010" => BCD <="1011011"WHEN "0011" => BCD <="1001111"WHEN "0100" => BCD <="1100110"WHEN "0101" => BCD <="1101101"WHEN "0110" => BCD <="1111101"WHEN "0111" => BCD <="0000111"WHEN "1000" => BCD <="1111111"WHEN OTHERS => BCD <="0000000"END CASE;END PROCESS; END ;（2）译码器的编译图图3-8译码器编译图（3）译码器的时序波形仿真图图3-9译码器波形图波形分析：如图3.9知，七段数码为纯组合电路，处理数据为二进制，当分别向译码器输入不同信号时，对应数码管的七个段接高电平的亮起，从而输出不同的数值。（4）译码器的封装模块图图3-10译码器封装图3.2.3与门模块和仿真（1）与门的VHDL文本输入语言LIBRARY ieee;USE ieee.std_logic_1164.ALL;ENTITY yumen ISPORT (a,b,c,d,e,f,g,h:IN STD_LOGIC;Y:OUT STD_LOGIC); END ENTITY yumen; ARCHITECTURE one OF yumen ISBEGIN y<=a AND b AND c AND d AND e AND f AND g AND h;END ARCHITECTURE one;（2）与门的编译图图3-11与门编译图 (3)与门的封装图3-12与门封装图3.2.5完整模块和仿真波形（1）综合完整的硬件编辑图图3-13综合完整的编辑图（2）综合完整的编译图图3-14综合完整的编译图（3）综合完整的时序仿真波形图图3-15综合完整的时序波形仿真图波形分析：由图3.15可知，此图为8路抢答器的完整的时序仿真波形，它把抢答器，编码和译码的模块综合为一体，使抢答输入一发生，便在数码显示管上显示该组最先抢答的编号。从上述文本语言输入可见，是将二者的语言综合写在了一块儿，综合后的文本更加简练，由仿真图形也可以清晰看出该电路的最终功能和应用。3.3硬件调试与操作说明 3.3.1引脚锁定图3-16引脚锁定图可根据引脚图（图3.16）将eda实验箱上的引脚用电缆线连接好，准备下载测试。（1）调试引脚锁定完成，便进行硬件下载命令。试验箱接通电源后，便进行实验验证，按下清零键res，然后按下抢答的开关按钮，当下按的是第几个编号，数码管显示的就是该编号，同时蜂鸣器响起，再按其他的抢答按钮已无反应，表示抢答成功，该锁存模块电路时正确的。然后再按下清零键rest,再逐一尝试其他的抢答开关按钮，观察是否都能正常工作，如果都正常工作，则表示该8路智能抢答器设计正确。打开实验箱，讲导线连接到对应的引脚上，按下复位键，此时只有发光二级管是亮的，然后按下一号组，蜂鸣器响起，同时显示器上显示1，这时再按下2，显示器仍然显示1.按下复位键，先按2，再按3，显示器显示2，蜂鸣器叫。这个时候实验成功。（2）故障处理和分析蜂鸣器一直叫不叫，考虑是不是试验箱问题，还要检测所用引脚是否是好的，用万用表检测。如果仍然一直叫，回来看程序，看程序中是否用了非门将低电平信号转换为高电平信号。显示管不能显示数字。仍然首先考虑导线，各个线段进行测试，判断是否良好。若完好继续检测芯片是否完好。在8个显示引脚随意输入一个二进制数组，然后看该对应的显示断好不,依次检测。数字常常变化，检测为试验箱老化感应电所致。第4章 课程设计总结与体会八路抢答器EDA课程设计，我熟练地掌握了EDA设计软件QuartusII的一些操作，之前学会了基本的课程设计以及编译仿真的操作，这次的智能抢答器又让我学到很多，但是其中也遇到了很多困难。这次实验不仅仅是验证性的，还要由自己来分析，思考，设计，测试和验证以及改正，所以这个期间我个人觉得还是有困难的。还好的是老师在课程设计之前给我们大家讲了一下抢答器的基本原理和功能，在理解了它的三个模块锁存器，编译器和译码器各自的功能和应用之后我们设计起来就事半功倍了，我们小组三个人，由我们共同来完成这个设计实验。实验过程中，我们遇到的最大的问题就是在设计用VHDL语言编程的时候，总是不能完成硬件模块的连接，编译时总是有错误，记得有天晚上我用了整整三小时去编译子模块锁存器，在定义使能信号端口EN时总是出错，最后我通过定义一个输入信号EN才解决了程序问题。在我经过子模块的编译波形仿真后，我开始连接各个子模块，这时模块又出错了，几个模块中只有一个模块能够通过封装图打开编译的程序，弄了很久没弄好，最后去上课时我把所有子模块的文件装载一然后新建一个项目把所有模块连接到了一起，这次所有封装都可以点进去查看编译的程序，正当我们高兴时编译又出了问题，可是我们想了很久也没找到原因，最后在杨老师的指导，我们忘记了添加输入输出端口，我们把输入输出端口接上最后通过了编译。我们小组在实验室进行实物操作时也没有想象中的那么顺利，我们重复操作了很多次，我们遇到以下问题：在编译完成后我们进行了仿真，但是问题出现了，试验箱上的数码管需要在程序中添加 VGA:OUT STD_LOGIC_VECTOR(3 DOWNTO 0); VGA<="0010"程序，然后我们又在译码器程序中修改程序，接下来编译，再封装、仿真。然后我们打开总的项目把新的译码器封装模块替换进去，接下来又编译，成功后又进行波形仿真，在波形正确后我们进行引脚锁定、下载。可是这里又遇到了问题，蜂鸣器在复位后一直在叫，我们检查了引脚锁定、线路连接后没有发现问题，我们向老师寻求帮助，老师过来让你真的从头到尾检查了一遍，没有错误，然后进行下载，这时蜂鸣器又一直在叫，最后老师决定修改程序，在改完程序后下载发现问题还是没有解决，我们决定更换实验箱，再换试验箱后蜂鸣器还是在叫，而且数码管不稳定，老师推断实验箱端口有感应，影响力实验结果。最后看波形对了的，老师说这次试验是成功的。这次设计，我体会到耐心很重要而且做事情要谨慎，问题往往出现在容易忽略的地方。团队合作给我的启示太大了，团队的力量远远大于一个人，只有我们队友之间团结一致，不断地发现问题，探索问题，才能解决问题。最后，这次设计让我懂得了理论与实际相结合是很重要的，只有理论知识是远远不够的，只有把所学的理论知识与实践相结合起来，实践是检验真理的唯一标准，通过这次课程设计，不但进一步掌握了数字电子技术的基础知识及一门专业仿真软件的基本操作，还提高了自己的设计能力及动手能力，同时对于智能抢答器的设计有了深刻的认识，明白了凡事需要耐心，这将有助于我今后的学习，端正自己的学习态度，更加踏实有毅力的学习。这次八路抢答器课程设计的成功，感谢学院给了我们这样一个很好的平台，其次感谢杨老师的细心指导，同时也感谢我一起并肩作战的队友，感谢在实验过程中帮助过我们的同学，他们热心的帮助给了我们莫大的感动。我们一起发现问题，探索问题，解决问题。相互鼓励，共同取得进步。在此也特别感谢我们的杨老师，认真的教学让我们打下了坚实的理论基础。在做实验之前他就很认真的给我们讲解如何有效率的使用软件。并且在做实验的过程中，他不厌其烦的回答我不知道的问题和给我讲解芯片作用以及帮助我分析错误的产生原因及引导我去解决，让我不至于在课程设计中走很多弯路。以便我们更高效率地解决实验中发生的问题。再次感谢大家在这次实验中的帮助！参考文献1 王锁萍.电子设计自动化（EDA）教程.成都：成都电子科技大学出版社，2000.2 徐志军，徐光辉.CPLD/FPGA的开发与应用.北京：电子工业出版社，2002.3杨颂华.电子线路EDA仿真技术M.西安：西安交通大学出版社，2008年2月.4王冬梅，张建秋.八路抢答器设计与实现J.佳木斯大学学报（自然科学版），2009，（06）.22-26.电信学院课程设计格式设计报告成绩 （按照优、良、中、及格、不及格评定）指导教师评语：指导教师(签名) 年 月 日说明：指导教师评分后，设计报告交院实验室保持