2023年四川大学计算机科学与技术专业《计算机组成原理》科目期末试卷A(含答案).docx

2023 年四川大学计算机科学与技术专业计算机组成原理科目期末试卷A有答案一、选择题1、假设相对寻址的转移指令占两个字节，第一个字节为操作码，其次个字节为位移量用补码表示，每当 CPU 从存储器取出一个字节时，即自动完成PC+l-PC。假设当前指令地址是 3008H，要求转移到 300FH，则该转移指令其次个字节的内容应为 ；假设当前指令地址为 300FH，要求转移到 3004H，则该转移指令其次字节的内容为 。A.05H，F2HB.07H，F3 HC.05H，F3HD.07H，F2H2、直接寻址的无条件转移指令的功能是将指令中的地址码送入 。A. 程序计数器PCB.累加器ACCC.指令存放器IRD.地址存放器MAR 3、并行加法器中，每位全和的形成除与本位相加两数数值位有关外，还与 有A.低位数值大小B. 低位数的全和C.高位数值大小D.低位数送来的进位4、假设 x=103，y=-25，则以下表达式承受 8 位定点补码运算时，会发生溢出的是 。A.x+yB.-x+yC.x-yD.x-y5、信息序列 16 位，假设想构成能订正一位错、觉察两位错的海明码，至少需要加 位校验位。A.4B.5C.6D.76、设存储器容量为 32 字，字长为 64 位。模块数 m=4，承受低位穿插方式。存储周期T=200ns，数据总线宽度为 64 位，总线传输周期 r=50ns。该穿插存储器的带宽是 。A.32×107bit/sB.8×107bit/sC.73×107bit/sD.18×107bit/s7、假定主存地址为 32 位，按字节编址，主存和 Cache 之间承受直接映射方式，主存块大小为 4 个字，每字 32 位，承受写回Write Back方式，则能存放 4K 字数据的Cache 的总容量的位数至少是 。A.146KB.147KC.148KD.158K8、以下关于配备 32 位微处理器的计算机的说法中，正确的选项是 。该机器的通用存放器一般为 32 位.该机器的地址总线宽度为 32 位.该机器能支持 64 位操作系统IV.一般来说，64 位微处理器的性能比 32 位微处理器的高A.I、B.I、C.I、D.I、I、9、计算机 负责指令译码。A.算术规律单元 B.把握单元或者操作码译码器C.存储器电路 D.输入/输出译码电路10、总线宽度与以下 有关。A. 把握线根数B.数据线根数C.地址线根数D.以上都不对11、系统总线中的数据线、地址线、把握线是依据 来划分的。A.总线所处的位置B. 总线的传输方向C.总线传输的内容D.总线的材料12、某指令格式如下所示。OPMID其中M为寻址方式，I为变址存放器编号，D为形式地址。假设承受先变址后间址的寻址方式，则操作数的有效地址是。A.I+DB.I+DC. (I+D)D.I+D13、某计算机主存地址空间大小为256MB，按字节编址。虚拟地址空间大小为4GB，承受页式存储治理，页面大小为4KB，TLB快表承受全相联映射，有4个页表项，内容见以以下图对虚拟地址03FFF180H进展虚实地址变换的结果是。A.015 3180HB.003 5180HC.TLB缺失D.缺页14、传输一幅区分率为 640 像素×480 像素、65 536 色的图片承受无压缩方式，假设承受数据传输速度为 56kbit/s，大约需要的时间是 。A.34.82sB.42.86sC.85.71sD.87.77s15、隐指令指 。A. 操作数隐含在操作码中的指令B. 在一个机器周期里完成全部操作的指令C.隐含地址码的指令D.指令系统中没有的指令二、填空题16、CPU 能直接访问和，但不能直接访问磁盘和光盘。17、DMA 把握器访承受以下三种方法：、 18、堆栈是一种特别的寻址方式，它承受原理。按构造不同，分为存放器堆栈和堆栈。19、流水 CPU 中的主要问题是相关、相关和相关，为此需要承受相应的技术对策，才能保证流水畅通而不断流。20、多个用户共享主存时，系统应供给。通常承受的方法是保护和 保护，并用硬件来实现。21、CPU 能直接访问和但不能直接访问磁盘和光盘。22、对存储器的要求是、为了解决这三个方面的冲突。计算机承受多级存储器体系构造。23、流水 CPU 中的主要问题是相关，相关和相关；为此需要承受相应的技术对策，才能保证流水畅通而不断流。24、从操作数的物理位置来说，可将指令归结为三种类型：存储器-存储器型， 25、一位十进制数，用 BCD 码表示需位二进制码，用 ASCII 码表示需位二进制码。三、名词解释题26、EPROM：27、总线协议：28、数据流：29、绘图机：四、简答题30、什么是闪速存储器？它有哪些特点？31、根本的 DMA 把握器的主要部件有哪些？32、比较选择型 DMA 把握器与多路型 DMA 把握器？33、一个较完善的指令系统应包括哪几类？五、计算题34、设某机主存容量为16MB，Cache的容量为8KB，且按字节编址。每字块8个字，每字32位。设计一个4路组相联映射的Cache组织。1） 画出主存地址字段中各段的位数。2） 设Cache初态为空，CPU依次从主存0，1，2，99号单元中读出100个字主存一次读出一个字，并重复此次序10次，问命中率是多少？3） 假设Cache速度是主存速度的5倍，试问有Cache和无Cache相比，速度提高多少倍？4） 系统的效率是多少？35、用一个时钟频率为 40MHz 的处理器执行标准测试程序，它所包含的混合指令数和响应所需的时钟周期见表。试求出有效的 CPI、MIPS 速率和程序的执行时间假设有 N 条指令。36、假设一个32位的处理器配有16位的外部数据总线，时钟频率为50MHz，假设总线传输的最短周期为4个时钟周期，试问处理器的最大数据传输率是多少？假设想提高一倍数据传输率，可承受什么措施？六、综合题37、在信号处理和科学的应用中，转置矩阵的行和列是一个很重要的问题。从局部性的角度来看，它也很好玩，由于它的引用模式既是以行为主的，也是以列为主的，例如，考虑下面的转置函数：1. Tped ef int array a22； 2.3 .void transposelarray dst，array src 4.5.int i，j； 6.fori=0；i<2；1+7.forj=0；j<2；j+8.dstj i=srci j； 9.10.11. 假设在一台具有如下属性的机器上运行这段代码：sizeofint=4。src数组从地址0开头，dst数组从地址16开头十进制。只有一个L1数据高速缓存，它是直接映射的、直写、写安排，块大小为8个字节。这个高速缓存总的大小为16个数据字节，一开头是空的。对src和dst数组的访问分别是读和写不命中的唯一来源。问题如下：1） 对每个row和col，指明对srcrowcol和dstfrowcol的访问是命中h还是不命中m，例如，读src00会不命中，写dst00也不命中，并将结果填至以下表格中。2） 对于一个大小为32数据字节的高速缓存，指明src和dst的访问命中状况，并将结果填至以下表格中。38、假设某计算机的 CPU主频为80MHz，CPI为4，并且平均每条指令访存 1.5次， 主存与Cache之间交换的块大小为16B，Cache的命中率为99%，存储器总线的宽 度为32位。请答复以下问题：1） 该计算机的MIPS数是多少？平均每秒Cache缺失的次数是多少？在不考虑DMA传送的状况下，主存带宽至少到达多少才能满足CPU的访存要求？2） 假定在Cache缺失的状况下访问主存时，存在0.0005%的缺页率，则CPU平均每秒产生多少次缺页特别？假设页面大小为4KB，每次缺页都需要访问磁盘，访问磁盘时DMA传送承受周期挪用的方式，磁盘I/O接口的数据缓冲存放器为32位，则磁盘1/0接口平均每秒发出的DMA恳求次数至少是多少？3） CPU 和DMA把握器同时要求使用总线传输数据时，哪个优先级更高？为什么？4） 为了提高性能，主存承受4体低位穿插存储模式，工作时每1/4个存储周期启动1个体，假设每个体的存储周期为50ns，则该主存能够供给的最大带宽是多少？39、某16位计算机的主存按字节编码，存取单位为16位；承受16位定长指令字格式：CPU承受单总线构造，主要局部如以以下图所示。图中R0R3为通用存放器：T为暂存器：SR为移位存放器，可实现直送mov、左移一位.left和右移一位right3种操作，把握信号为SRop，SR的输出由信号SRout把握：ALU可实现直送Amova、A加Badd、A减Bsub、A与Band、A或Bor、非Anot、A加1inc7种操作，把握信号为ALUop。请答复以下问题。1） 图中哪些存放器是程序员可见的？为何要设置暂存器T？2） 把握信号ALUop和SRop的位数至少各是多少？3） 把握信号SRout所把握部件的名称或作用是什么？4） 端点中，哪些端点须连接到把握部件的输出端？5） 为完善单总线数据通路，需要在端点 中相应的端点之间添加必要的连线。写出连线的起点和终点，以正确表示数据的流淌方向。6） 为什么二路选择器MUX的一个输入端是2？参考答案一、选择题1、C2、A3、D4、C5、C6、C7、C8、C9、B10、B11、C12、C13、A14、D15、D二、填空题16、cache主存17、停顿 CPU 访问 周期挪用 DMA 和 CPU 交替访内18、数据 先进后出 存储器19、资源 数据 把握20、存储保护 存储区域 访问方式21、cache 主存22、容量大 速度快 本钱低23、资源 数据 把握24、存放器一存放器型 存放器一存储器型25、47三、名词解释题26、EPROM：可擦写可编程的 ROM，可以被用户编程屡次。靠紫外线激发浮置栅上的电荷以到达擦除的目的。8，EEPROM：电可擦写可编程的 ROM，能够用电子的方法擦除其中的内容。9，SDRAM：同步型动态随机访问存储器，在系统时钟把握下进展数据的读写。27、总线协议：总线通信同步方式规章，规定实现总线数据传输的定时规章。28、数据流：在计算机的存储器与 CPU 之间形成的不断传递的数据序列。存在于运算器与存储器以及输入输出设备之间。29、绘图机：计算机图形输出设备，主要用于工程图纸的输出。四、简答题30、答：闪速存储器是高密度、非易失性的读/写半导体存储器。从原理上看，它属于ROM 型存储器，但是它又可随机改写信息；从功能上看，它又相当于RAM，所以传统ROM 与 RAM 的定义和划分已失去意义。因而它是一种全的存储器技术。闪速存储器的特点：1固有的非易失性，2廉价的高密度，3可直接执行，（4） 固态性能.31、答：规律构造包括时序和把握规律；内部计数器、存放器组、程序命令把握规律；优先级编码规律；地址、数据缓冲器组等局部。32、答：选择型 DMA 把握器特别适合数据传送率很高以至接近内存存取速度的设备，而不适用慢速设备；而多路型，DMA 把握器却适合于同时为多个慢速外设效劳。选择型 DMA 把握器在物理上可以连接多个设备，而规律上只允许接一个设备；而多路型不仅在物理上可连接多个外设，而且在规律上也允许这些外设同时工作。选择型以数据块方式传送，多路型中各设备以字节穿插方式通过DMA 把握器进展数据传送。33、答：包括：数据传送指令、算术运算指令、规律运算指令、程序把握指令、输入输出指令、堆栈指令、字符串指令、特权指令等。五、计算题34、解析：1） 主存地址字段如以下图。2） 由于Cache初态为空，因此CPU读0号单元时不命中，必需访存，同时将该字所在的主存块调入Cache调入内存确定是一整块调入，而一块包括8个单 元，接着CPU读17号单元均命中。同理，CPU读8，16，96号单元均不命中。可见，CPU在连续读100个字中共有13次未命中，而后9次循环读100个字全部命中，命中率为100 × 10 13 × 100% = 98.7%100 × 103） 设主存存储周期为5t，Cache的存储周期为t，没有Cache的访问时间是5t×l000，有Cache存储周期为t×1000-13+5t×13，则有Cache和无Cache相比，速度提高的倍数为4） 系统的效率为5𝑡 × 1000 1 = 3.75𝑡(1000 13) + 5𝑡 × 13𝑡× 100% = 95% 0.987𝑡 + (1 0.987) × 5𝑡35、解：CPI即执行一条指令所需的时钟周期数。本标准测试程序共包含4种指令，那么CPl就是这4种指令的数学期望，故CPl=1×60%+2×18%+4×12%+8×10%=2.24MIPS即每秒执行百万条指令数。处理器的时钟频率为 40MHz，即每秒包含40M个时钟周期，故MIPS=40/CPl=40/2.2417.9程序执行时间自然就等于程序包含的指令数×CP1x时钟周期的长度， 故程序执行时间=N×2.24×1/40MHz=5.6N×10-8s36、解析：依据时钟频率可计算出总线传输的最短传输周期为T=4/50MHz=80×10-9s对于总线宽度为16位的总线，最大数据传输率为16bit/T=2B/80×10-9s=25MB/s假设想提高一倍数据传输率，可承受两种方式：1） 将总线宽度扩大为32bit，CPU时钟频率仍为50MHz，则数据传输率为32bit/T-4B/80×10-9s=50MB/s2） 将时钟频率扩大为100MHz，总线宽度仍为16bit，依据时钟频率可计算出总线传输的最短传输周期为T=4/100MHz=40×10-9s此时最大数据传输率为16bit/T=2B/40×10-9s=50MB/s六、综合题37、解析：1） 解决这个问题的关键是想象出如以下图的关系图。留意：每个高速缓存行只包含数组的一个行，高速缓存正好只够保存一个数组，而且对王全部 isrc和dst的行i都映射到同一个高速缓存行 0%2=0，1%2=1， 2%2=0，3%2=1。由于高速缓存不够太，缺乏以容纳这两个数组，所以对一个数组的引用总是驱除出另一个数组的有用的行。具体过程如下：dstj i=srci j语包先访问 srcii再将其存储到 dstj i说明如下：访问src00，不命中，将src0调入高速缓存的Line0。访问dst00，不命中，将dst0调入高速缓存的Line0，换出src0。访问src01，不命中，将src0调入高速缓存的Line0，换出dst0。2） 当高速缓存为 32B 时，它足够大，能容纳这两个数组。因此全部不命中都是开头时的不命中。关系如以下图。38、解析：1题目告知CPU的主频为80MHz，表示每秒包含80M个时钟周期。而CPI为4说明执行一条指令需要4个时钟周期，所以CPU平均每秒可以执行的指令数=80M/4=20M。由于MIPS的含义是每秒可执行百万条指令数，而“M”代表的就是106，即百万，因此MIPS为20。由于平均每条指令访存1.5次，因此每秒平均访存次数为20M×1.5次=30M 次，而 Cache的命中率为99%，所以访问30M次Cache不命中的次数为30M×1-99%=300K次。当Cache缺失时，CPU访问主存，主存与Cache之间以块为单位传送数据，块大小为16B，所以每秒CPU与主存需要交换数据的大小为16B×300K/s=4.8MB/s。所以，在不考虑DMA传送的状况下，主存带宽至少要达到4.8MB/s才能满足CPU的访存要求。2） 由于每秒平均需要访问主存300K次，而缺页率为0.0005%，因此平均每秒“缺页”特别次数=300K×0.0005%=1.5次。由于存储器总线带宽为32位，因此每传送32位数据，磁盘把握器就发出一次DMA恳求，这样平均每秒磁盘DMA 恳求的次数至少为1.5次×4KB/4B=1.5K次=1536次。3） CPU 和DMA把握器同时要求使用存储器总线时， DMA恳求优先级更高，由于假设DMA恳求得不到准时响应，I/O传输数据就可能会丧失。4） 当承受4体低位穿插存储模式时，每 1/4周期的时间内就可以传送 4B数据。假设每个体的存储周期为50ns，则4体低位穿插存储器模式能供给的最大带宽=4B/50ns/4=320MB/s.39、解析1） 程序员可见存放器为通用存放器R0R3和PC.由于承受了单总线构造，因此.假设无暂存器T，则ALU的A、B端口会同时获得两个一样的数据，使数据通路不能正常工作。2） ALU共有7种操作，故其操作把握信号ALUop至少需要3位；移位存放器有3种操作，其操作把握信号SRop至少需要2位。3） 信号SRout所把握的部件是一个三态门，用于把握移位器与总线之间数据通路的连接与断开。4） 端口、须连接到把握部件输出端。5连线1，：连线2，。6由于每条指令的长度为16位，按字节编址，所以每条指令占用2个内存单元， 挨次执行时，下条指令地址为PC+2.MUX的一个输入端为2，可便于执行PC+2操作。