2023年计算机组成原理期末试卷试卷白中英.docx

本科生期末试卷一一、选择题每题 1 分，共 15 分1 从器件角度看，计算机经受了五代变化。但从系统构造看，至今绝大多数计算机仍属于 B 计算机。A并行B冯·诺依曼C智能D串行2 某机字长 32 位，其中 1 位表示符号位。假设用定点整数表示，则最小负整数为 A 。A-(231-1)B-(230-1)C-(231+1)D-(230+1)3 以下有关运算器的描述， C 是正确的。 A只做加法运算B只做算术运算C算术运算与规律运算D只做规律运算4 EEPROM 是指D。A读写存储器B只读存储器C闪速记忆体D电擦除可编程只读存储器5 常用的虚拟存储系统由 B 两级存储器组成，其中辅存是大容量的磁外表存储器。Acache-主存B主存-辅存Ccache-辅存D通用存放器-cache6 RISC 访内指令中，操作数的物理位置一般安排在 C 。A栈顶和次栈顶B两个主存单元C一个主存单元和一个通用存放器 D两个通用存放器7 当前的 CPU 由B组成。A掌握器B掌握器、运算器、cache C运算器、主存D掌握器、ALU、主存8 流水 CPU 是由一系列叫做“段”的处理部件组成。和具备m 个并行部件的 CPU 相比，一个m 段流水 CPU 的吞吐力量是 D 。A具备同等水平 B不具备同等水平 C小于前者 D大于前者9 在集中式总线仲裁中， C 方式回应时间最快。A独立恳求B计数器定时查询C菊花链10 CPU 中跟踪指令后继地址的存放器是 C 。A地址存放器B指令计数器 C程序计数器D指令存放器11 从信息流的传输速度来看， A 系统工作效率最低。A单总线B双总线 C三总线D多总线12 单级中断系统中，CPU 一旦回应中断，马上关闭C标志，以防止本次中断效劳完毕前同级的其他中断源产 生另一次中断进展干扰。A中断允许B中断恳求 C中断屏蔽DDMA 恳求13 安腾处理机的典型指令格式为A位。A32 位B64 位C41 位D48 位14 下面操作中应当由特权指令完成的是。A设置定时器的初值 B从用户模式切换到治理员模式 C开定时器中断 D关中断15 以下各项中，不属于安腾体系构造根本特征的是。A超长指令字 B显式并行指令计算 C推断执行 D超线程二、填空题每题 2 分，共 20 分1 字符信息是符号数据，属于处理非数值 领域的问题，国际上承受的字符系统是七单位的 ASCII 码。2 按 IEEE754 标准，一个 32 位浮点数由符号位 S1 位、阶码 E8 位、尾数 M23 位三个域组成。其中阶码 E 的值等于指数的真值 e 加上一个固定的偏移值127。3 双端口存储器和多模块穿插存储器属于并行存储器构造，其中前者承受空间并行技术，后者承受时间并 行技术。4虚拟存储器分为页式、端式、段页式三种。5安腾指令格式承受 5 个字段：除了操作码OP字段和推断字段外，还有 3 个 7 位的字段，它们用于指定2 个源操作数和 1 个目标操作数的地址。6 CPU 从存储器取出一条指令并执行该指令的时间称为指令，它常用假设干个时钟周期来表示。7 安腾 CPU 中的主要存放器除了 128 个通用存放器、128 个浮点存放器、128 个应用存放器、1 个指令指针存放器即程序计数器外，还有 64 个推断存放器和 8 个。8 衡量总线性能的重要指标是带宽，它定义为总线本身所能到达的最高传输速率，单位是 Mbps。9 DMA 掌握器按其构造，分为选择型DMA 掌握器和多路型DMA 掌握器。前者适用于高速设备，后者适用于慢速设备。10 64 位处理机的两种典型体系构造是MIPS和RICS。前者保持了与 IA-32 的完全兼容，后者则是一种全的体系构造。三、简答题每题 8 分，共 16 分1 CPU 中有哪几类主要存放器，用一句话答复其功能。答：1.数据缓冲存放器DR2.指令存放器IR3.程序计数器PC4.地址存放器AR5.累加存放器AC 6.状态条件存放器PSW。功能:进展算数运算与规律运算2 指令和数据都用二进制代码存放在存储器中，从时空观角度答复 CPU 如何区分读出的代码是指令还是数据。答:在时间上，取址周期凑个存储器中取出的是指令，而执行周期凑个存储器取出或往存储器在写入的是数据，在空间上， 从存储器中取出指令送掌握器，而执行周期从存储器从取的数据送运算器、往存储器写入的数据也是来自运算器四、计算题10 分设 x=-15，y=+13，数据用补码表示，用带求补器的阵列乘法器求出乘积 x×y，并用十进制数乘法进展验证。六、设计题15 分某计算机有以下图所示的功能部件，其中M 为主存，指令和数据均存放在其中，MDR 为主存数据存放器，MAR 为主存地址存放器，R R03为通用存放器，IR 为指令存放器，PC 为程序计数器具有自动加 1 功能，C、D 为暂存存放器，ALU 为算术规律单元，移位器可左移、右移、直通传送。将全部功能部件连接起来，组成完整的数据通路，并用单向或双向箭头表示信息传送方向。画出“ADD R1，R2”指令周期流程图。该指令的含义是将 R1中的数与R 指示的主存单元中的数相加，2相加的结果直通传送至 R 中。1假设另外增加一个指令存贮器，修改数据通路，画出的指令周期流程图。七、分析计算题12 分假设一条指令的执行过程分为取指令、指令译码、指令执行三个子过程，每个子过程时间都为 100ns。请分别画出指令挨次执行和流水执行方式的时空图。计算两种状况下执行 n=1000 条指令所需的时间。流水方式比挨次方式执行指令的速度提高了几倍？本科生期末试卷二一、选择题每题 1 分，共 15 分1 冯·诺依曼机工作的根本方式的特点是B。A多指令流单数据流 B按地址访问并挨次执行指 C堆栈操 D存贮器按内容选择地址2 在机器数 B C中，零的表示形式是唯一的。A原码B补码C移码D反码3 在定点二进制运算器中，减法运算一般通过 D 来实现。A原码运算的二进制减法器 B 补码运算的二进制减法器 C 原码运算的十进制加法器 D 补码运算的二进制加法器4 某计算机字长 32 位，其存储容量为 256MB，假设按单字编址，它的寻址范围是 D 。A064MBB032MBC032MD064M5 主存贮器和 CPU 之间增加 cache 的目的是 A 。A解决 CPU 和主存之间的速度匹配问题 B扩大主存贮器容量C扩大 CPU 中通用存放器的数量 D既扩大主存贮器容量，又扩大 CPU 中通用存放器的数量6 单地址指令中为了完成两个数的算术运算，除地址码指明的一个操作数外，另一个常需承受 C。A堆栈寻址方式B马上寻址方式 C隐含寻址方式D间接寻址方式7 同步掌握是 C 。A只适用于 CPU 掌握的方式 B只适用于外围设备掌握的方式C由统一时序信号掌握的方式 D全部指令执行时间都一样的方式8 描述 PCI 总线中根本概念不正确的句子是C。APCI 总线是一个与处理器无关的高速外围设备 BPCI 总线的根本传输机制是猝发式传送CPCI 设备肯定是主设备 D系统中只允许有一条 PCI 总线9 CRT 的区分率为 1024×1024 像素，像素的颜色数为 256，则刷存储器的容量为 B 。A512KBB1MBC256KBD2MB10 为了便于实现多级中断，保存现场信息最有效的方法是承受 B 。A通用存放器B堆栈C存储器D外存11 特权指令是由 C 执行的机器指令。A中断程序B用户程序C操作系统核心程序DI/O 程序12 虚拟存储技术主要解决存储器的 B 问题。A速度B扩大存储容量C本钱D前三者兼顾13 引入多道程序的目的在于A。A充分利用 CPU，削减等待 CPU 时间 B提高实时回应速度C有利于代码共享，削减主辅存信息交换量 D充分利用存储器14 64 位双核安腾处理机承受了 B 技术。A流水B时间并行C资源重复D流水+资源重复15 在安腾处理机中，掌握推想技术主要用于解决 B 问题。A中断效劳 B与取数指令有关的掌握相关C与转移指令有关的掌握相关 D与存数指令有关的掌握相关二、填空题每题 2 分，共 20 分1 在计算机术语中，将 ALU 掌握器和 运算器 存储器合在一起称为 CPU 。2 数的真值变成机器码可承受原码表示法，反码表示法， 补码 表示法， 移码 表示法。3 广泛使用的 SRAM和 DRAM 都是半导体随机读写存储器。前者的速度比后者快，但集成度不如后者高。4 反映主存速度指标的三个术语是存取时间、存储器带宽 和 存储周期 。5 形成指令地址的方法称为指令寻址，通常是挨次寻址，遇到转移指令时 跳动 寻址。6 CPU 从 存储器 取出一条指令并执行这条指令的时间和称为 指令周期 。7 RISC 指令系统的最大特点是：只有 取数 指令和存数 指令访问记忆体，其余指令的操作均在存放器之间进展。8 微型机的标准总线，从带宽 132MB/S 的 32 位字长总线进展到 64 位的指令总线。9 IA-32 表示 intel 公司的 64 位处理机体系构造。10 安腾体系机构承受显示并行指令计算技术，在指令中设计了属性字段，用以指明哪些指令可以并行执 行。三、简答题每题 8 分，共 16 分1 简述 64 位安腾处理机的体系构造主要特点。1：显式并行指令计算技术。 2 超长指令字技术 3 分支推断技术 4 推想技术 5 软件流水技术 6 存放器堆栈技术2 画出分布式仲裁器的规律示意图。195 页四、计算题10 分 x=-0.01111，y=+0.11001,求：x，-x ，y ，-y ；补补补补x+y,x-y,推断加减运算是否溢出。五、分析题12 分参见图 1，这是一个二维中断系统，请问：在中断状况下，CPU 和设备的优先级如何考虑？请按降序排列各设备的中断优先级。假设 CPU 现执行设备 C 的中断效劳程序，IM ，IM ，IM 的状态是什么？假设 CPU 执行设备 H 的中断效劳程序，IM ，IM ，IM的状态又是什么？210210每一级的 IM 能否对某个优先级的个别设备单独进展屏蔽？假设不能，实行什么方法可到达目的？假设设备 C 一提出中断恳求，CPU 马上进展回应，如何调整才能满足此要求？六、设计题15 分图 2 所示为双总线构造机器的数据通路，IR 为指令存放器，PC 为程序计数器具有自增功能，M 为主存受R/W#信号掌握，AR 为地址存放器，DR 为数据缓冲存放器，ALU 由加、减掌握信号打算完成何种操作，掌握信号 G 掌握的是一个门电路。另外，在线标注有小圈表示有掌握信号，例中 yi掌握信号，未标字符的线为直通线，不受掌握。表示 y 存放器的输入掌握信号，R1o为存放器 R1的输出“ADD R2,R0”指令完成(R )+(R )R 的功能操作，画出其指令周期流程图，假设该指令的地址已放入 PC 中。020并在流程图每一个 CPU 周期右边列出相应的微操作掌握信号序列。假设将取指周期缩短为一个 CPU 周期，请先画出修改数据通路，然后画出指令周期流程图。七、分析题12 分设有 k=4 段指令流水线，它们是取指令、译码、执行、存结果，各流水段持续时间均为 t。连续输入 n=8 条指令，请画出指令流水线时空图。推导流水线实际吞吐率的公式 P，它定义为单位时间中输出的指令数。推导流水线的加速比公式 S，它定义为挨次执行几条指令所用的时间与流水执行几条指令所用的时间之比一、选择题每题 1 分，共 15 分1 以下数中最小的数是 A 。本科生期末试卷三A1010012B528C101001BCDD233162 某 DRAM 芯片，其存储容量为 512M×8 位，该芯片的地址线和数据线的数目是 D 。A8，512B512，8C18，8D19，83 在下面描述的汇编语言根本概念中，不正确的表述是 C 。A对程序员的训练要求来说，需要硬件学问 B汇编语言对机器的依靠性高C用汇编语言编写程序的难度比高级语言D汇编语言编写的程序执行速度比高级语言慢4 穿插存储器实质上是一种多模块存储器，它用 A 方式执行多个独立的读写操作。A流水B资源重复C挨次D资源共享5 存放器间接寻址方式中，操作数在 B 。A通用存放器B主存单元C程序计数器D堆栈6 机器指令与微指令之间的关系是 A 。A用假设干条微指令实现一条机器指令 B用假设干条机器指令实现一条微指令 C用一条微指令实现一条机器指令 D用一条机器指令实现一条微指令7 描述多媒体 CPU 根本概念中，不正确的选项是 C 。A多媒体 CPU 是带有 MMX 技术的处理器 BMMX 是一种多媒体扩展构造CMMX 指令集是一种多指令流多数据流的并行处理指令 D多媒体 CPU 是以超标量构造为根底的 CISC 机器8 在集中式总线仲裁中， A 方式对电路故障最敏感。A菊花链B独立恳求C计数器定时查询9 流水线中造成掌握相关的缘由是执行 A 指令而引起。A条件转移B访内C算逻D无条件转移10 PCI 总线是一个高带宽且与处理器无关的标准总线。下面描述中不正确的选项是 D。A承受同步定时协议B承受分布式仲裁策略 C具有自动配置力量D适合于低本钱的小系统11 下面陈述中，不属于外围设备三个根本组成局部的是 D 。A存储介质B驱动装置C掌握电路D计数器12 中断处理过程中， A 项是由硬件完成。A关中断B开中断C保存 CPU 现场D恢复 CPU 现场13 IEEE1394 是一种高速串行 I/O 标准界面。以下选项中， D 项不属于 IEEE1394 的协议集。A业务层B链路层C物理层D串行总线治理14 下面陈述中， C 项属于存储治理部件 MMU 的职能。A分区式存储治理B交换技术C分页技术15 64 位的安腾处理机设置了四类执行单元。下面陈述中， D项不属于安腾的执行单元。 A浮点执行单元B存储器执行单元 C转移执行单元D定点执行单元二、填空题每题 2 分，共 20 分1 定点 32 位字长的字，承受 2 的补码形式表示时，一个字所能表示的整数范围是-2 的 31 次方-2 的 31 次方减一 。2 IEEE754 标准规定的 64 位浮点数格式中，符号位为 1 位，阶码为11 位，尾数为52 位，则它能表示的最大规格化正数为。3 浮点加、减法运算的步骤是0 操作检查、比较阶码大小并完成对阶、尾数加减、规格化处理、舍入操作4 某计算机字长 32 位，其存储容量为 64MB，假设按字编址，它的存储系统的地址线至少需要 24 条。5 一个组相联映射的 Cache，有 128 块，每组 4 块，主存共有 16384 块，每块 64 个字，则主存地址共 20 位， 其中主存字块标记应为 9 位，组地址应为 5 位，Cache 地址共 11 位。6 CPU 从主存取出一条指令并执行该指令的时间叫指令周期，它通常包含假设干个 CPU 周期，而后者又包含假设干个时钟周期。7 某中断系统中，每抽取一个输入数据就要中断 CPU 一次，中断处理程序接收取样的数据，并将其保存到主存缓冲区内。该中断处理需要 X 秒。另一方面，缓冲区内每存储 N 个数据，主程序就将其取出进展处理，这种处理需要 Y 秒， 因此该系统可以跟踪到每秒N/(N*X+Y)次中断恳求。8 在计算机系统中，多个系统部件之间信息传送的公共通路称为总线。就其所传送信息的性质而言，在公共通 路上传送的信息包括地址、数据、掌握信息。9 在虚存系统中，通常承受页表保护、段表保护和键保护方法实现存储区域保护。10 安腾体系构造承受推想技术，利用掌握推想方法和数据推想方法提高指令执行的并行度。 三、简答题每题 8 分，共 16 分1列表比较 CISC 处理机和 RISC 处理机的特点。2简要列出 64 位的安腾处理机体系构造的主要特点。1.显示并行指令计算EPIC技术。2. 超长指令字VLIW技术。3. 分支推断技术4. 推想技术5. 软件流水线技术6. 存放器堆栈技术 四、计算题12 分有两个浮点数 N =2j1×S ,N =2j2×S ，其中阶码用 4 位移码、尾数用 8 位原码表示含 1 位符号位。设1122j =(11) ,S =(+0.0110011) ,j =(-10) ,S =(+0.1101101) ，求 N +N ，写出运算步骤及结果。1212222212五、设计题12 分机器字长 32 位，常规设计的物理存储空间32M，假设将物理存储空间扩展到 256M，请提出一种设计方案。六、分析题10 分某机的指令格式如下所示X 为寻址特征位：X=00：直接寻址；X=01：用变址存放器 RX1址寻址；X=10：用变址存放器 RX2寻址；X=11：相对寻设(PC)=1234H,(RX1)=0037H,(RX2)=1122HH 代表十六进制数，请确定以下指令中的有效地址：4420H2244H1322H3521H答：有效地址：0020H有效地址：1166H有效地址：1256H有效地址：0058H 七、分析题15 分有如下四种类型的单处理机：基准标量机每个 CPU 周期启动 1 条机器指令，并行度 ILP=1； 超级标量机每个 CPU 周期启动 3 条机器指令，并行度 ILP=3；超级流水机每 1/3 个 CPU 周期启动 1 条机器指令，并行度 ILP=3； 超标量超流水机每个 CPU 周期启动 9 条指令，并行度 ILP=9。试画出四种类型处理机的时空图。本科生期末试卷四一、选择题每题 1 分，共 15 分1 运算器的核心功能部件是B。A数据总线BALUC状态条件存放器D通用存放器2 某单片机字长 32 位，其存储容量为 4MB。假设按字编址，它的寻址范围是A。A1MB4MBC4MD1MB3 某 SRAM 芯片，其容量为 1M×8 位，除电源和接地端外，掌握端有 E 和 R/W#，该芯片的管脚引出线数目是 B 。A20B28C30D324 双端口存储器所以能进展高速读/写操作，是由于承受 D 。A高速芯片B型器件 C流水技术D两套相互独立的读写电路5 单地址指令中为了完成两个数的算术运算，除地址码指明的一个操作数以外，另一个数常需承受C。A堆栈寻址方式B马上寻址方式 C隐含寻址方式D间接寻址方式6 为确定下一条微指令的地址，通常承受断定方式，其根本思想是 C 。A用程序计数器 PC 来产生后继微指令地址B 用微程序计数器PC 来产生后继微指令地址C 通过微指令挨次掌握字段由设计者指定或由设计者指定的判别字段掌握产生后继微指令地址 D通过指令中指定一个特地字段来掌握产生后继微指令地址7 微程控器中，机器指令与微指令的关系是B。A每一条机器指令由一条微指令来执行 B每一条机器指令由一段用微指令编成的微程序来解释执行 C一段机器指令组成的程序可由一条微指令来执行 D一条微指令由假设干条机器指令组成8 CPU 中跟踪指令后继地址的存放器是 B 。A地址存放器B程序计数器C指令存放器D通用存放器9 某存放器中的数值为指令码，只有 CPU 的 A 才能识别它。A指令译码器B推断程序C微指令D时序信号10 为实现多级中断，保存现场信息最有效的方法是承受 B 。A通用存放器B堆栈C主存D外存11 承受 DMA 方式传送数据时，每传送一个数据，就要占用一个 C 的时间。A指令周期B机器周期C存储周期D总线周期12 将 IEEE1394 串行标准界面与 SCSI 并行标准界面进展比较，指出下面陈述中不正确的项是 D 。A前者数据传输率高 B前者数据传送的实时性好 C前者使用 6 芯电缆，体积小 D前者不具有热插拔力量13 下面陈述中，不属于虚存机制要解决的问题项是 D 。A调度问题 B地址映射问题 C替换与更问题 D扩大物理主存的存储容量和字长14 进程从运行状态转入就绪状态的可能缘由是 D 。A被选中占有处理机时间 B等待某一大事发生 C等待的大事已发生 D时间片已用完15 安腾处理机的一组指令中，可以并行执行的指令是。AId8r1=r3Baddr6=r8,r9CSUBr3=r1,r4Daddr5=r3,r7 二、填空题每题 2 分，共 20 分1计算机系统的层次构造从下至上可分为五级，即微程序设计级或规律电路级、一般机器级、操作系统级、汇 编语言 级、 高级语言 级。2 十进制数在计算机内有两种表示形式： 字符串 形式和 压缩十进制串形式。前者主要用在非数值计算的应用领域，后者用于直接完成十进制数的算术运算。3 一个定点数由符号位和数值域两局部组成。按小数点位置不同，定点数有 纯小数 和纯整数 两种表示方法。4 对存储器的要求是容量大、速度快、本钱低，为了解决这三方面的冲突，计算机承受多级存储体系构造，即 高速缓冲存储器 、 主存储器 、外存储器。5 高级的 DRAM 芯片增加了根本 DRAM 的功能，存取周期缩短至 20ns 以下。举出三种高级 DRAM 芯片，它们是 FPM-DRAM 、 CDRAM 、 SDRAM 。6 一个较完善的指令系统，应当有完善性、有效性规整性、兼容性 四大类指令。7 机器指令对四种类型的数据进展操作。这四种数据类型包括地址型数据、数值型数据、字符型数据、8CPU 中保存当前正在执行的指令的存放器是 指令存放器 IR，指示下一条指令地址的存放器是程序计数器 PC，保存算术规律运算结果的存放器是 数据缓冲存放器 DR 和通用存放器。规律 型数据。9 虚存系统中，通常承受页表保护、段表保护和键保护以实现 存储区域 保护。10 安腾体系构造承受分支推断技术，将传统的“if-then-else”分支构造转变为无分支的挨次/并行 代码，避开了错误推测分支而付出的代价。三、简答题每题 8 分，共 16 分1PCI 总线中三种桥的名称是什么？简述其功能。解：PCI 总线中三种桥的名称分别是 HOST 总线/PCI 桥(简称 HOST 桥)、PCI/PCI 桥和 PCI/LEGACY总线桥。桥 是 一 个 总 线 转 换 部 件 ， 可 把 一 条 总 线 的 地 址 空 间 映 射 到 另 一 条 总 线 的 地址空间上，从而使系统中任意一个总线主设备都能看到同一份地址表。桥有信号的缓冲力量和信号电平转换功能。它还可以完成规程转换、数据快存化、装拆数据分组等2安腾处理机承受的 6 种增加并行性功能的技术措施是什么？解：1.显示并行指令计算技术2. 超长指令字技术3. 分支推断技术4. 推想技术5. 软件流水技术6. 存放器堆栈技术五、计算题10 分设存储器容量为 64M 字，字长为 64 位，模块数m=8，分别用挨次和穿插方式进展组织。存储周期 T=100ns，数据总线宽度为 64 位，总线传送周期 =50ns。求：挨次存储器和穿插存储器的带宽各是多少？解：挨次存储器和穿插存储器连续读出 m=8个字的性息总量都是Q=64bx8=512b挨次存储器和穿插存储器连续读出4个字所需的时间分别是： t2=mT=8x100ns=8x10-7st1=T+(m-1)t=100ns+7x50ns=4.5x10-7s 挨次存储器和穿插存储器的带宽分别是:W2=q/t2=512b/(8x10-7)s=640Mb/s W1=q/t1=512b/(4.5x10-7)s=1137.8Mb/s 六、分析题12 分一种二进制 RS 型 32 位的指令构造如下：其中 OP 为操作码字段，X 为寻址模式字段，D 为偏移量字段，其寻址模式定义为有效地址 E 算法及说明列表如下：请写出 6 种寻址方式的名称。解：1.直接寻址方式2. 相对寻址方式3. 变址寻址方式4. 基址寻址方式5. 间接寻址方式6. 存放器间接寻址方式七、设计题15 分CPU 的数据通路如图 1 所示。运算器中 R R03为通用存放器，DR 为数据缓冲存放器，PSW 为状态字存放器。D-cache为数据存储器，I-cache 为指令存储器，PC 为程序计数器具有加 1 功能，IR 为指令存放器。单线箭头信号均为微操作掌握信号电位或脉冲，如 LR0表示读出 R0存放器，SR0表示写入 R0存放器。机器指令“LDA(R3),R0”实现的功能是：以R3的内容为数存单元地址，读出数存该单元中数据至通用存放器R0 中。请画出该取数指令周期流程图，并在 CPU 周期框外写出所需的微操作掌握信号。一个 CPU 周期有 T T14四个时钟信号，存放器打入信号必需注明时钟序号本科生期末试卷五一、选择题每题 1 分，共 15 分1 某机字长 64 位，1 位符号位，63 位表示尾数，假设用定点整数表示，则最大正整数位 A 。A+(263-1)B+(264-1)C-(263-1)D-(264-1)2 请从下面浮点运算器中的描述中选出两个描述正确的句子 AC 。A浮点运算器可用两个松散连接的定点运算部件一阶码和尾数部件来实现 B 阶码部件可实现加，减，乘，除四种运算。C阶码部件只进展阶码相加，相减和比较操作。 D尾数部件只进展乘法和除法运算。3 存储单元是指 B 。A存放 1 个二进制信息位的存储元 B存放 1 个机器字的全部存储元集合C存放 1 个位元组的全部存储元集合 D存放 2 个位元组的全部存储元集合4 某机字长 32 位，存储容量 1MB，假设按字编址，它的寻址范围是D。A01MB0512KBC056KD0256KB5 用于对某个存放器中操作数的寻址方式为C。A直接B间接C存放器直接D存放器间接6 程控类的指令功能是 D 。A进展算术运算和规律运算 B进展主存与 CPU 之间的数据传送C进展 CPU 和 I/O 设备之间的数据传送 D转变程序执行的挨次7 指令周期是指 C 。ACPU 从主存取出一条指令的时间 BCPU 执行一条指令的时间CCPU 从主存取出一条指令加上执行一条指令的时间 D时钟周期时间8 描述当代流行总线构造中根本概念不正确的句子是 AC。A当代流行的总线不是标准总线B 当代总线构造中，CPU 和它私有的 cache 一起作为一个模块与总线相连 C系统中允许有一个这样的 CPU 模块9 CRT 的颜色为 256 色，则刷存储器每个单元的字长是 C 。A256 位B16 位C8 位D7 位10 发生中断恳求的条件是 A 。A一条指令执行完毕 B一次 I/O 操作完毕 C机器内部发生故障 D一次 DMA 操作完毕11 中断矢量地址是 B 。A子程序入口地址 B中断效劳程序入口地址 C中断效劳程序入口地址指示器 D例行程序入口地址12 IEEE1394 所以能实现数据传送的实时性，是由于 AC 。A除非同步传送外，还供给同步传送方式 B提高了时钟频率C 除优先权仲裁外，还供给均等仲裁,紧急仲裁两种总线仲裁方式 D 能够进展热插拔13 直接映射 cache 的主要优点是实现简洁。这种方式的主要缺点是 B 。A 它比其他 cache 映射方式价格更贵 B 假设使用中的 2 个或多个块映射到 cache 同一行，命中率则下降C 它的存取时间大于其他 cache 映射方式 D cache 中的块数随着主存容量增大而线性增加14 虚拟存储器中段页式存储治理方案的特性为C 。A 空间铺张大，存储共享不易，存储保护简洁，不能动态连接B 空间铺张小，存储共享简洁，存储保护不易，不能动态连接C 空间铺张大，存储共享不易，存储保护简洁，能动态连接D 空间铺张小，存储共享简洁，存储保护简洁，能动态连接15 安腾处理机的指令格式中，操作数寻址承受 B 。AR-R-S 型BR-R-R 型CR-S-S 型DS-S-S 型二、填空题每题 2 分，共 20 分1 IEEE6754 标准规定的 64 位浮点数格式中，符号位为 1 位，阶码为 11 位，尾数为 52 位。则它所能表示的最大规格化正数为。2 直接使用西文键盘输入汉字，进展处理，并显示打印汉字，要解决汉字的、和三种不同用途的编码。3 数的真值变成机器码时有四种表示方法，即表示法，表示法，表示法，表示法。4 主存储器的技术指标有，。5 cache 和主存构成了，全由来实现。6 依据通道的工作方式，通道分为通道和通道两种类型。7 SCSI 是I/O 标准界面，IEEE1394 是I/O 标准界面。8 某系统总线的一个存取周期最快为 3 个总线时钟周期，总线在一个总线周期中可以存取 32 位数据。如总线的时钟频率为 8.33MHz，则总线的带宽是。9 操作系统是计算机硬件资源治理器，其主要治理功能有治理、治理和治理。10 安腾处理机承受 VLIW 技术，编译器经过优化，将多条能并行执行的指令合并成一个具有的超长指令字， 掌握多个独立的同时工作。三、简答题每题 8 分，共 16 分1 画图说明现代计算机系统的层次构造。2 简述水平型微指令和垂直型微指令的特点。四、计算题10 分CPU 执行一段程序时，cache 完成存取的次数为 2420 次，主存完成的次数为 80 次， cache 存储周期为 40ns，主存存储周期为 200ns，求 cache/主存系统的效率和平均访问时间。h = 2420/2500 = 0.968ta = h*tc+(1-h)*tm = 45.12 ns e =tc/ta = 88.65%五、设计题12 分某机器单字长指令为 32 位，共有 40 条指令，通用存放器有 128 个，主存最大寻址空间为 64M。寻址方式有马上寻址、直接寻址、存放器寻址、存放器间接寻址、基值寻址、相对寻址六种。请设计指令格式，并做必要说明。六、证明题12 分一条机器指令的指令周期包括取指IF、译码ID、执行EX、写回WB四个过程段，每个过程段 1 个时钟周期 T 完成。先段定机器指令承受以下三种方式执行：非流水线挨次方式，标量流水线方式，超标量流水线方式。 请画出三种方式的时空图，证明流水计算机比非流水计算机具有更高的吞吐率。七、设计题15 分CPU 的数据通路如图 1 所示。运算器中 R R03为通用存放器，DR 为数据缓冲存放器，PSW 为状态字存放器。D-cache为数据存储器，I-cache 为指令存储器，PC 为程序计数器具有加 1 功能，IR 为指令存放器。单线箭头信号均为微操作掌握信号电位或脉冲，如 LR0表示读出 R0存放器，SR0表示写入 R0存放器。机器指令“STO R1,(R2)”实现的功能是：将存放器 R1 中的数据写入到以R2为地址的数存单元中。请画出该存数指令周期流程图，