Allegro原理图和PCB设计流程学习指南.docx

Allegro 原理图和 PCB 设计流程学习指南一、非电气引脚零件的制作 1、建圆形钻孔：1） 、parameter：没有电器属性non-plated2） 、layer：只需要设置顶层和底层的 regular pad，中间层以及阻焊层和加焊层都是 null。留意：regular pad 要比 drill hole 大一点。二、Allegro 建立电路板板框步骤：1、设置绘图区参数，包括单位，大小。2、定义 outline 区域3、定义 route keepin 区域可使用 Z-copy 操作 4、定义 package keepin 区域5、添加定位孔三、Allegro 定义层叠构造对于最简洁的四层板，只需要添加电源层和底层，步骤如下： 1、Setup > cross-section2、添加层，电源层和地层都要设置为 plane，同时还要在电气层之间参与电介质，一般为 FR-43、指定电源层和地层都为负片negtive4、设置完成可以再 Visibility 看到多出了两层：GND 和 POWER5、铺铜可以放到布局后再做6、z-copy > find 面板选 shape由于铺铜是 shape > option 面板的 copy to class/subclass 选择 ETCH/GND留意选择 create dynamic shape完成 GND 层覆铜7、一样的方法完成 POWER 层覆铜四、Allegro 生成网表1、重生成索引编号：tools > annotate2、DRC 检查：tools > Design Rules Check，查看 session log。3、生成网表：tools > create netlist，产生的网表会保存到 allegro 文件夹，可以看一下 session log 内容。五、Allegro 导入网表1、file > import > logic > design entry CIS这里有一些选项可以设置导入网表对当前设计的影响2、选择网表路径，在 allegro 文件夹。3、点击 Import Cadence 导入网表。4、导入网表后可以再 place > manully > placement list 选 components by refdes 查看导入的元件。5、设置栅格点，全部的非电气层用一套，全部的电气层用一套。留意手动放置元件承受的是非电气栅格点。6、设置drawing option，status 选项会显示出没有摆放元件的数量，没有布线的网络数量六、Allegro 手工摆放元件1、place > manully > components by refdes 可以看到工程中的元件，可以利用 selection filters 进展筛选。另外也可以手工摆放库里的元件。还可以将对话框隐蔽hide，并且右键 > show 就可以显示了。2、如何镜像摆放到底层？方法一：先在 option 选 mirror，在选器件方法二：先选器件，然后右键 > mirror方法三：setup > drawing option > 选中 mirror，就可进展全局设置方法四：对于已摆放的零件，Edit > mirror 在 find 面板选中 symbol，再选元件这样放好元件后就会自动在底层。3、如何进展旋转？方法一：对于已经摆放的元件，Edit > move 点击元件，然后右键 > rotate 就可以旋转方法二：摆放的时候进展旋转，在 option 面板选择 rotate 七、Allegro 快速摆放元件1、开素摆放元件：place > quickplace > place all components 2、如何关闭和翻开飞线？关闭飞线：Display > Blank Rats > All 关闭全部飞线翻开飞线：Display > Show Rats > All 翻开全部飞线3、快速找器件：Find 面板 > Find By Name > 输入名字八、Allegro 布局根本学问1、摆放的方法：Edit > move 或 mirror 或 rotate2、关于电容滤波，当有大电容和小电容同时对一点滤波时，应当把从小电容拉出的线接到器件管脚。即靠近管脚的为最小的电容。3、各层颜色设置：top > 粉色；bottom > 蓝色； 九、约束规章的设置概要1、约束的设置：setup > constrains > set standard values 可以设置线宽，线间距。间距包括：pin to pin、line to pin、line to line 等2、主要用 spacing rule set 和 physical rule set 来设置线距、线宽及过孔规章。3、Spacing rule set 主要设置线距规章。4、Physical rule set 主要设置线宽及过孔规章。十、约束规章设置具体方法1、在进展设置时，留意在 Constrain Set Name选择 Default。这样只要是没有特别指定的网络，都是依据这个规章来的。2、一般设置规章：pin to pin 为 6mil，其他为 8mil。3、Physical Rule 中设置最大线宽，最小线宽，颈状线neck，差分对设置这里设置的优先级比较低，可以不管，等以后特地对差分对进展设置，T 型连接的位置，指定过孔4、添加一个线宽约束：先添加一个 Constraint Set Name，在以具体网络相对应。十一、区域规章设置1、设定特定区域的规章，例如，对于 BGA 器件的引脚处需要设置线宽要窄一些， 线间距也要窄一些。2、setup > constraints > constraint areas > 选中 arears require a TYPE property > add 可以看到 options 面板的 class/subclass 为 Board Geometry/Constraint_Area > 在制定区域画一个矩形 > 点击矩形框，调出edit property > 指定间距net spacing type和线宽(net physical type)> 在 assignment table 进展指定十二、创立总线1、翻开约束治理器 Setup -> Electronical constraint spreadsheet2、显示指定网络飞线：Display > show rats > net 然后在约束治理器中选择要显示的网络3、假设要设置等长线，但是在线上有端接电阻，那么需要进展设置x net， 使得计算的时候跨过端接电阻。这就需要为每一个端接电阻设置仿真模型库，设置完成以后，就可以在约束治理器中的看到网络变为了 x net4、添加信号仿真模型库：Analyze > SI/EMI Sim > Library 添加模型库 > Add existing library > local library path5、对每个建添加模型：Analyze > SI/EMI Sim > Model 会显示出工程中的器件，然后为每个器件添加仿真模型。对于系统库里面的元件有自己的模型库， 可以利用 Auto Setup 自动完成。对于系统库里面没有的模型，选择 find model6、在约束治理器中，点击 object > 右键，即可利用 filter 选择需要选择的网络，可以选择差分对，x net 等。7、创立总线：在约束治理器中，选择 net > routing > wiring 然后选择需要创立为总线的网络 > 右键，create > bus十三、设置拓扑约束十四、线长约束规章设置1、对线长的要求，实际就是设置延时，可以依据长度来设置，也可以依据延时来设置2、翻开约束治理器 Setup > Electronic constraint set > All constraint> User defined 选择在设置拓扑构造时设置好的网络 > 右键选择SigXplore > 在 pro delay 里选择。也就是说假设要想设置线长约束，需要先定义一个拓扑构造，然后再指定这个拓扑构造的网络约束。十五、相对延迟约束规章设置即等长设置1、在设置相对延迟约束之前也需要先建立拓扑约束2、在拓扑约束对话框 > set constraint > Rel Prop Delay 设定一个规章的名称 > 指定网络起点和终点 > 选择 local对于 T 型网络的两个分支选择此选项和 global对于总线型信号十六、布线预备1、设置颜色：Display > color/visibility 其中 group 主要设置：stack-up， geometry，component，area2、高亮设置：Display > color/visibility > display 选项：temporary highlight 和 permanent highlight 然后再在 display > highlight 选择网络就可以高亮了。但是此时高亮的时候是虚线，可能看不清，可以在 setup > user preferences > display > display_nohilitefont 翻开此选项 也可以设置display_drcfill，将 DRC 显示也表示为实现，简洁看到。另外 DRC 标志大小的设置在 setup > drawing option > display > DRC marker size3、布局的时候设置的栅格点要打一些，在布线的时候，栅格点要小一些4、执行每一个命令的时候，留意把握面板的选项，包括 option，find，visibility5、不同颜色高亮不同的网络：display highlight > find 面板选择 net > option 面板选择颜色，然后再去点击网络。十七、差分布线1、差分线走线：route > conect 然后选择差分对中的一个引脚，假设已经定义了差分对，就会自动进展差分对布线。2、假设在差分布线时想变为单端走线，可以点击右键：single trace mode 十八、蛇形走线1、群组走线：route > 选择需要布线的飞线这样就可以多根线一起走线了 > 但快到走线的目的焊盘时，右键 > finish 可以自动完成 > 再利用 slide 进展修线2、常用的修线命令：（1） 、edit > delete 然后再 find 中可以选择 Cline删除整跟线、vias 、 Cline Segs只删除其中的一段（2） 、route > slide 移动走线（3） 、route > spread between voids 并在把握面板的 options 栏输入 void clearance 即可进展自动避让。十九、铺铜1、建议初学者内电层用正片，由于这样就不用考虑 flash 焊盘，这时候全部的过孔和通孔该连内电层的就连到内电层，不该连的就不连。而假设用负片，那么假设做焊盘的时候假设没有做 flash 焊盘，那么板子就废了。2、在外层铺铜：shape > rectangular 然后再 option 中进展设置（1） 、动态铜dynamic copper（2） 、制定铜皮要连接的网络3、铺铜后如何编辑边界：shape > edit boundary 就可以对铜皮就行修改边界4、如何删除铜皮：edit > delete > 在 find 中选择 shape > 点击铜皮就行删除5、修改已铺铜的网络：shape > select shape or void > 点击铜皮，右键assign net6、如何手工挖空铜皮：shape > manual void > 选择外形7、删除孤岛：shape > delete islands > 在 option 面板点击 delete all on layer8、铺静态铜皮：shape > rectangular > 在 option 面板选择 static solid9、铜皮合并，当两块铜皮重叠了以后要进展合并：shape > merge shapes 逐个点击各个铜皮，就会合并为一个铜皮。合并铜皮的前提是铜皮必需是一样网络， 别去铜皮都是一种类型都是动态或者都是静态二十、内电层分割1、在多电源系统中常常要用到2、在分割前为了便利观看各个电源的分布，可以将电源网络高亮显示3、分割铜皮：add > line > 在option 面板选择class 为anti etch，subclass为 power，制定分割线线宽需要考虑相临区域的电压差，假设电压差较小，用 20mil 即可，但是假设是+12V 与-12V 需要间隔宽一些，一般 4050mil 即可。空间允许的话，尽量宽一些。然后用线进展区域划分4、铜皮的分割：edit > split plane > create 翻开 create split palne， 选择要分割的层power及铜皮的类型 > 制定每个区域的网络5、全部去高亮：display > delight > 选择区域6、去除孤岛：shape > delete island 可以将孤岛临时高亮显示 > 点击option 去除孤岛7、尽量不要再相邻层铺不用电源的铜皮，由于这样会带来电源噪声的耦合，在电源层之间要至少相隔一层非介质层二十一、后处理1、添加测试点2、重编号，便于装配。在原理图设计时时依据原理图中的位置进展编号的， 但是这样在 PCB 中编号就是乱的。这就需要在 PCB 中重编号，然后再反标注到原理图，步骤：Logic > Auto Rename Refdes > rename > more 可以设置重编号的选项 选择 preserve current prefixes 即保持当前的编号前缀。3、最好是在布线之前，对元件进展重编号，否则，假设是在布线完成后再重编号，可能会带来一些 DRC 错误。有一些 DRC 与电气特性是无关的，可能是由编号引起的，这时就可以不管这些 DRC 错误。4、在原理图中进展反标注：翻开原理图工程文件 > tools > back annotate> 选择 PCB Editor > 确定即可5、布线完成后，进展完整的检查，检查可能存在的各种 DRC 错误6、查看报告：tools > report 或者 quick reports > 最常用的是 unconnect pin report；还有查看shape 的一些报告，检查动态铜皮的状态，假设有的状态不是 smooth 就需要到 setup > drawing option 中进展更 > update to smooth7、shape no net 即没有赋给网络的 shape；shape island 检查孤岛；design rules check report8、在 setup > drawing option 中可以看到 unrouted nets，unplaced symbol， isolate shapes 等。这只是一个大致的统计信息。但是要求全部的选项都是绿色的，即都没有错误。9、假设确定全部的设计都没有错误了，推举进展一次数据库的检查，将错误完全排解掉。步骤：tools > update DRC > 选中两个选项 > check 保证数据库是完整的二十二、丝印处理为出光绘做预备1、生成丝印层是，与电气层没有关系了，所以可以把走线以及覆铜都关闭： display > color visibility 关掉 etch，要留着 pin 和 via，由于调整丝印时需要知道他们的位置。2、在 display > color and visibility > group 选择 manufacturing > 选择 autosilk_top 和 autosilk_bottom 由于丝印信息是在这一层的。不需要选择其它层的 silkscreen3、生成丝印：manufacturing > silkscreen > 选择那些层的信息放在丝印层，一般要选上 package geometry 和 reference designator > 点击silkscreen，软件自动生成这个信息4、调整丝印，先在 color and visibility 中关掉 ref des assembly_top 和assembly_bottom5、调整字体大小：edit > change > 在 find 面板选中 text > option 面板选中 line width 和 text block，不选择 text just > 画框将全部的文字改正来。line width 是线宽，text block 是字体大小。留意 option 选项中的subclass 不要动，否则修改后，就会把修改结果拷贝到那一层了。6、调整丝印位置：move > 选择编号进展修改7、参与文字性的说明：add > text > 在 option 中选择manufachuring/autosilk_top ，以及字体的大小，然后点击需要添加的位置， 输入即可二十三、钻孔文件1、钻孔文件是电路板制作厂商数控机床上要用到的文件，后缀为.drl2、设置钻孔文件参数：manufacture > NC > NC Parameters > 设置配置文件nc_param.txt存放路径，全部保持默认即可3、产生钻孔文件：manufacture > NC > NC drill > Drilling:假设全部是通孔选择 layer pair；假设有埋孔或者盲孔选择by layering> 点击 drill就可产生钻孔文件 > 点击 view log 查看信息4、留意NC drill 命令只处理圆型的钻孔，不处理椭圆形和方形的钻孔，需要单独进展处理：manufacture > NC > NC route > route 可能会产生一些工具选择的警告，可以不必理睬。完成后会产生一个.rou 文件5、生成钻孔表和钻孔图：display > color and visibility > 关闭全部颜色显示，在 geometry 中单独翻开 outline，只翻开电路板的边框 > manufacture > NC > drill legend 生成钻孔表和钻孔图 > ok > 消灭一个方框，放上去即可二十四、出光绘文件1、出光绘文件：manufacture > artwork，留意以下几个选项： Film Control：（1） 、undefined line width：一般设置为 6mil 或者 8mil（2） 、plot mode：每一层是正片还是负片（3） 、vector based pad behavior：出 RS274X 格式文件时，确定要选中这个选项，假设不选这个选项，那么出光绘的时候，负片上的焊盘可能会出问题。General Parameters：1、Device type：选择 Gerber RS274X，可以保证国内绝大多数厂商可以承受2、在出光绘文件之前可以设定光绘文件的边框也可以不设置：setup > areas> photoplot outline3、假设要出顶层丝印信息的光绘文件，需要先把这一层的信息翻开：display > color/visibility > all invisible 关掉全部。4、对于顶层丝印层，需要翻开以下三个选项：geometry：board geometry: silkscreen_top package geometry: silkscreen_topmanufacturing：manufacturing: autosilk_top然后，manufacture > artwork > film control > 在available films 中选择 TOP，右键 add > 输入这个 film 的名字例如 silkscreen_top 这样就可以在 available films 中添加上了这个 film，并且里面有刚刚选择的三个 class/subclass5、利用一样的方法，在产生底层的丝印6、添加阻焊层，先在 manufacture 中添加上 soldermask_top 层，然后再在display > color/visibility 中选择一个几个 class/subclass:stack-up：pin: soldermask_top; via: soldermask_topgeometry：board geometry: soldermask_top; package geometry: soldermask_top再在 soldermask_top 右键 > match display 就会让这个 film 和选择的 class/subclass 进展匹配了同样的方法添加底层阻焊层。7、添加加焊层，先在 manufacture 中添加上pastemask_top 层，然后再在 display> color/visibility 中选择一个几个 class/subclass:stack-up：pin: pastemask_top; via: pastemask_top geometry：board geometry: 没有; package geometry:pastemask_top再在 soldermask_top 右键 > match display 就会让这个 film 和选择的 class/subclass 进展匹配了同样的方法添加底层加焊层。8、添加钻孔表，先在 manufacture 中添加上drill_drawing 层，然后再在 display> color/visibility 中选择一个几个 class/subclass: manufacturing：manufacturing: Nclegend-1-4 geometry：board geometry: outline再在 drill_drawing 右键 > match display 就会让这个 film 和选择的 class/subclass 进展匹配了9、板子需要的底片：（1） 、四个电气层对于四层板（2） 、两个丝印层（3） 、顶层阻焊层和底层阻焊层solder mask（4） 、顶层加焊层和底层加焊层paste mask（5） 、钻孔图形NC drill lagent10、如何在已经设定好的 film 中修改 class/subclass：点击相应的 film >display 就可以显示当前匹配好的 class/subclass > 然后再在 display 中修改 > 然后再匹配一遍11、需要对每个 film 进展设置 film option12、生成光绘文件：film option 中 select all > create artwork13、光绘文件后缀为.art14、需要供给应PCB 厂商的文件：.art、.drl、.rou(钻非圆孔文件)、参数配置文件 art_param.txt、钻孔参数文件 nc_param.txt