电气工程师-专业基础（供配电）-数字电子技术-3.6时序逻辑电路.docx

电气工程师-专业基础（供配电）-数字电子技术-3.6时序逻辑电路单选题1.采用中规模加法计数器74LS161构成的计数器电路如图3-6-1所示，该电路的进制为()。2017年真（江南博哥）题图3-6-1A.十一进制B.十二进制C.八进制D.七进制 正确答案：B参考解析：74LS161为集成计数器，利用其异步清零功能（即CR0时置零）实现十二进制计数功能，主循环过程如图3-6-2所示。图3-6-2由图3-6-2可知，74LS161从0000状态（置零状态）开始计数，当输入第12个CP脉冲（上升沿）时，输出QDQCQBQA1100，此时异步清零低电平动作，计数器返回0000状态重新开始计数，因此为十二位进制计数器。单选题2.如图3-6-3所示异步时序电路，该电路的逻辑功能为()。2018年真题图3-6-3A.八进制加法计数器B.八进制减法计数器C.五进制加法计数器D.五进制减法计数器 正确答案：C参考解析：JK触发器的特征方程为：可知：故可列真值表如表3-6-1。由真值表可知，此电路完成了5种状态的循环转换，为五进制加法计数器。表3-6-1单选题3.图3-6-4所示电路中，对于A、B、和D的波形，触发器FF0和FF1输出端Q0、Q1的波形是()。2018年真题图3-6-4A.B.C.D. 正确答案：B参考解析：D触发器的特征方程为：Qn1D，则Q0np>D，由A脉冲的上升沿触发。JK触发器的特征方程为：则由B脉冲的下降沿触发，即为B项。单选题4.图示3-6-5电路的逻辑功能为()。2014年真题图3-6-5A.异步8进制计数器B.异步7进制计数器C.异步6进制计数器D.异步5进制计数器 正确答案：D参考解析：解题步骤如下：分析电路组成。该电路是由三个下降沿触发的JK触发器组成的电路。由于触发器1的时钟信号为触发器0的输出，故为异步时序逻辑电路。驱动方程为：J2Q1nQ0n，K21；J1>K<sub>11；，K01。由JK触发器特征方程，确定状态方程为：画出状态转换图如图3-6-6所示。则该电路输出有5种状态，依次循环，则为异步5进制计数器。图3-6-6单选题5.n位寄存器组成的环形移位寄存器可以构成()位计数器。2007年真题A.nB.2nC.4nD.无法确定 正确答案：A参考解析：一个触发器只可以存放一位二进制信息，所以n位寄存器实际上就是受同一时钟脉冲控制的n个触发器。当寄存n位二进制信息时，就需要有n个触发器组成，可构成n位计数器。单选题6.某时序电路的状态图如图3-6-7所示，则其为下列哪种电路？()2005年真题图3-6-7A.五进制计数器B.六进制计数器C.环形计数器D.移位寄存器 正确答案：A参考解析：状态图中，五种不重复状态完成一次循环，为五进制计数器。环形计数器的状态为：000001010011100101110，与状态图不符。移位寄存器有移位功能，也就是每来一个脉冲，状态向右或向左移一位，题目中从000到010的状态可知不是移位计数器。单选题7.时序电路如图3-6-8所示，其中RA、RB、RS均为8位移位寄存器，其余电路分别为全加器和D触发器，那么，该电路又具有()功能。2007年真题图3-6-8A.实现两组8位二进制串行乘法功能B.实现两组8位二进制串行除法功能C.实现两组8位二进制串行加法功能D.实现两组8位二进制串行减法功能 正确答案：C参考解析：由题可知，C1Q，QD，Qn1DCO，CO为进位标志，真值表如表3-6-2所示。表3-6-2由表可知，8位移位寄存器RA和RB在时钟脉冲CP的作用下，首先将这两组8位二进制数的最低位取出送到全加器进行加法运算，运算结果通过输出端S送到移位寄存器RS的最高位，且进位位CO通过锁存器（D触发器）送到全加器输入端C准备下次运算，与此同时通过右移操作将RA和RB的第二位（次低位）载入最低位，下次时钟脉冲CP到来时，两组数的第二位和前面最低位的进位位进行全加运算，将RS中上次运算最低位之和右移后将新的运算结果放到最高位，依次循环，最后实现两组8位二进制串行加法功能。因此该电路是两组8位二进制串行加法器。单选题8.如图3-6-9所示，电路中Z点的频率为()。2012年真题图3-6-9A.5HzB.10HzC.20HzD.25Hz 正确答案：A参考解析：10位环形计数器实现10分频，4位二进制计数器为24分频，模25行波计数器实现25分频，4位扭环形计数器实现8分频，因而有：fZ160000÷10÷16÷25÷85Hz。单选题9.74161的功能如表3-6-3所示，图3-6-10所示电路的功能为()。2016年真题表3-6-374161功能表图3-6-10A.6进制计数器B.7进制计数器C.8进制计数器D.9进制计数器 正确答案：D参考解析：74161为集成计数器，利用其异步清零功能实现九进制计数功能，主循环状态如图3-6-11所示。由图3-6-11可知，74161从0000状态开始计数，当输入第9个CP脉冲（上升沿）时，输出QDQCQBQA1001，通过与非门译码后，反馈给RD端一个清零信号，使QDQCQBQA返回0000状态，因此该电路为9进制计数器。图3-6-11单选题10.由四位二进制同步计数器74163构成的逻辑电路如图3-6-12所示，该电路的逻辑功能为()。2012年真题图3-6-12A.同步256进制计数器B.同步243进制计数器C.同步217进制计数器D.同步196进制计数器 正确答案：D参考解析：该二进制计数器为带计数预置功能的同步计数器（相关功能请查阅芯片规格书），当电路计数溢出发生进位后电路通过反相器将预置数重新装载，计数器将从预置数开始重新计数。由图3-6-12可知，电路预置数为00111100，因此计数范围为0011110011111111，为196进制计数器。单选题11.74LS161的功能见表3-6-4，如图3-6-13所示电路的分频比（即Y与CP的频率之比）为()。2011年真题表3-6-474161功能表图3-6-13A.163B.160C.196D.1256 正确答案：A参考解析：本题为异步计数器。74LS161为具有预置功能的计数器，当计数溢出后，进位位C通过反相器使得有效，将预置数重新装载入计数器作为计数起始数。图3-6-13中为两个计数器串联，当左边第一个计数器的进位输出C输出高电平1时，对进行置数，置入1001，所以第一个计数器的计数范围从1001到1111，共7个脉冲；第二个计数器的计数范围为0111到1111，共9个脉冲。级联起来能实现7×963个脉冲的分频，因此电路的Y与CP的频率之比（即分频比）为163。单选题12.4位同步二进制计数器74163构的电路如图3-6-14所示（图中的第一片163的D0D2和第二片D2、D3接0电位），74163的功能表见表3-6-5。该电路完成下列哪种功能()。2010年真题图3-6-14表3-6-574163功能表A.256分频B.240分频C.208分频D.200分频 正确答案：D参考解析：该二进制计数器为带预置功能的同步计数器（相关功能请查阅芯片规格书）。当电路计数溢出发生进位后，电路通过反相器将预置数重新装载，计数器将从预置数开始重新计数。左片为低四位，预置数：（1000）2；右片为高四位，预置数为：（0011）2，因此总预置数为（38）16。进行进制转换：（38）163×168（56）10。74163是4位二进制同步加法器，无预置数时，两个74163可组成16×16256位计数器，考虑预置数，则为25656200分频。单选题13.4位同步二进制计数器74161构成的电路如图3-6-15所示，74161的功能表见表3-6-6，该电路可完成的功能是()。2009年真题图3-6-15表3-6-6A.40分频B.60分频C.80分频D.100分频 正确答案：C参考解析：由图3-6-15可知，在高位74161中，Q3通过与非门控制计数器的重新装载，即当Q3为1时，LD有效，重新装载计数初始值，由题知，计数器初始值为00110000，当计数值到01111111后CP脉冲再次到来，则进位并重新装载。左边第一片为00001111的16进制计数器，第二个为00111000的五进制计数器，因此两片级联就能完成16×580的分频。单选题14.计数器74161构成电路如图3-6-16所示，74LS161的功能如表3-6-7所示，该电路的逻辑功能是()。2008年真题图3-6-16表3-6-7A.同步196进制计数器B.同步195进制计数器C.同步200进制计数器D.同步256进制计数器 正确答案：A参考解析：该二进制计数器为带计数预置功能的同步计数器（相关功能请查阅芯片规格书），当电路计数溢出发生进位后，电路通过反相器将预置数重新装载，计数器将从预置数开始重新计数。由图3-6-16可知电路预置数为00111100，计数范围为0011110011111111，为196进制计数器。单选题15.对于时序逻辑电路和组合逻辑电路，下列说法不正确的是()。A.时序逻辑电路的特点是：在某时刻的输出不仅与该时刻的输入和电路状态有关，还与前面时刻的输入和电路状态有关B.时序逻辑电路是由组合逻辑电路和存储电路（触发器）构成的C.组合逻辑电路使电路具有记忆功能D.时序逻辑电路按功能可以分为寄存器和计数器两大类 正确答案：C参考解析：组合逻辑电路的输入和输出之间没有反馈通路，任何时刻电路的输出状态仅取决于该时刻的输入，与电路前一时刻的状态无关，不具有记忆功能。单选题16.在异步二进制计数器中，从0开始计数，当十进制数为60时，需要触发器的个数最少为()。A.4个B.5个C.6个D.8个 正确答案：C参考解析：266460，所以需要触发器的个数n6。单选题17.一个4位串行数据，输入4位移位寄存器，时钟脉冲频率为1kHz，经过()ms可以转换为4位并行数据输出。A.8B.4C.2D.1 正确答案：B参考解析：移位寄存器中，每当来一个移位正脉冲，触发器的状态便向右或向左移一位。要移动4位数据，需要有4个移位正脉冲，即t4T4/f4/14ms。单选题18.四位并行输入寄存器输入一个新的四位数据时需要()个CP时钟脉冲信号。A.0B.1C.2D.4 正确答案：B参考解析：当“寄存指令”（正脉冲）来到时，四位二进制数d4d3d2d1就存入四个触发器。即输入过程只需一个时钟脉冲信号。