数电第5章习题解答张克农版.pdf

5 章课后习题解答 一同步时序电路如图题所示，设各触发器的起始状态均为 0 态。(1)作出电路的状态转换表；(2)画出电路的状态图；(3)画出CP作用下各Q的波形图；(4)说明电路的逻辑功能。解(1)状态转换表见表解。(2)状态转换图如图解(1)。(3)波形图见图解(2)。(4)由状态转换图可看出该电路为同步 8进制加法计数器。由JK FF 构成的电路如图题所示。(1)若Q2Q1Q0作为码组输出，该电路实现何种功能?(2)若仅由Q2输出，它又为何种功能?解(1)由图可见，电路由三个主从JK触发器构成。各触发器的J，K均固定接 1，且为异步连接，故均实现T触发器功能，即二进制计数，故三个触发器一起构成 8 进制计数。当Q2Q1Q0作为码组输出时，该电路实现异步 8 进制计数功能。(2)若仅由Q2端输出，则它实现 8 分频功能。图题 图题 000 001 010 011 111 110 101 100 CPQ0Q1Q2(1)(2)图解 表解 CP 210 nnnQQQ +1+1+1210 nnnQQQ 0 1 2 3 4 5 6 7 0 0 0 0 0 1 0 1 0 0 1 1 1 0 0 1 0 1 1 1 0 1 1 1 0 0 1 0 1 0 0 1 1 1 0 0 1 0 1 1 1 0 1 1 1 0 0 0 试分析图题所示电路的逻辑功能。解(1)驱动程式和时钟方程 02nJQ，01K；0CPCP 111JK；01CPQ 210nnJQ Q，21K；2CPCP(2)将驱动方程代入特性方程得状态方程 0+1000020 ()nnnnnQJ QK QQ QCP +1111 ()nnQQCP +12210 ()nnnnQQ Q QCP(3)根据状态方程列出状态转换真值表 (4)作状态转换图(5)逻辑功能：由状态转换图可见该电路为异步 5 进制计数器。试求图题所示时序电路的状态转换真值表和状态转换图，并分别说明X=0 及X=1 时电路的逻辑功能。解(1)写驱动方程和输出方程 0JX，n01KXQ n10JXQ，n10KQ n1YQ(2)求状态方程 100000010nnnnnnQJ QK QXQXQ Q 1111111010nnnnnnnQJ QK QXQ QQ Q 图题 000011110010QQQ012110图解 表解 210nnnQ Q Q+111210nnnQQQ CP2 CP1 CP0 0 0 0 0 0 1 0 1 0 0 1 1 1 0 0 0 1 1 0 0 0 0 0 1 1 1 0 0 0 0 0 0 0 0 1 0 0 1 0 001 图题(3)画次态卡诺图求状态转换真值表 (4)作状态转换图如图解(2)所示。(5)功能：当X=0 时，实现返回初态；当X=1 时，实现三进制计数功能。试分析图题所示的异步时序电路。要求：(1)画出M=1，N=0 时的状态图；(2)画出M=0，N=1 时的状态图；(3)说明该电路的逻辑功能。解(1)见图解(1)。图解（1）图解（2）(2)见图解(2)。（3）电路的逻辑功能：可逆的八进制计数器，M、N 分别为加、减法运算控制端。.已知图题是一个串行奇校验器。开始时，首先由DR信号使触发器置“0”。此后，由X串行地输入要校验的n位二进制数。当输入完毕后，便可根据触发器的状态确定该n位二进制数中“1”的个数是否为奇数。试举例说明其工作原理，并画出波形图。图题 N M CP Q2 Q1 1 图题 11nQ0001 1110X10nnQ Q011110000010nQ0001 1110X10nnQ Q0111100000Y0001 1110X10nnQ Q0111100010图解(1)000110001/00/01/01/10/11/10/10/0图解(2)表解 X 10nnQ Q 0 1 00 01 10 11 00/0 01/0 00/0 11/0 10/1 11/1 00/1 00/1 1/1 0/1 11 解 写出电路的状态方程为，nnQXQ1。由于电路的初始状态为 0，由状态方程可知，当输入X中有奇数个“1”时，输出Q为 1。波形图略。已知图题是一个二进制序列检测器，它能根据输出 Z 的值判别输入X是否为所需的二进制序列。该二进制序列在CP脉冲同步下输入触发器D1 D2 D3 D4的。设其初态为 1001，并假定Z=0 为识别标志，试确定该检测器所能检测的二进制序列。用JK触发器设计一串行序列检测器，当检测到 110 序列时，电路输出为 1。解(1)画原始状态转换图 确定原始状态数及其意义 输入序列X：0 1 1 0 0 输出相应Y：0 0 0 1 0 状 态：S0 S1 S2 S3 S0 画原始状态图如图解(1)所示。(2)状态化简，简化状态图如图解(2)所示。(3)状态编码，选择FF 取S0=00，S1=01，S2=11（按相邻原则选择码组）；选JKFF，n=2。(4)列出状态转换表如表解所示。(5)求状态方程和输出方程 作次态卡诺图如图解(3)。由次态卡诺图求得+11101nnnnQXQ QXQ 图题 11nQ0001 1110X10nnQ Q0111000010nQ0001 1110X10nnQ Q01111000Y0001 1110X10nnQ Q01100000图解(3)S0S1S2S31/00/01/01/00/10/10/00/0CPCTTCTPQ0Q1Q2Q3D0D1D2D3CRLDCO741601CPQ0Q1Q2Q3CPCTTCTPQ0Q1Q2Q3D0D1D2D3CRLDCO74160Q4Q5Q6Q7CPCTTCTPQ0Q1Q2Q3D0D1D2D3CRLDCO74160Q0Q1Q2Q3CPCTTCTPQ0Q1Q2Q3D0D1D2D3CRLDCO74160Q4Q5Q6Q7S0S11/00/01/00/10/0S20/1图解(2)表解 X 10nnQ Q 0 1 00 01 11 00/0 01/0 00/0 11/0 00/1 1/0 1/0+1000nnnQXQXQ 1nZXQ(6)求驱动方程 对比状态方程与特性方程可得 10nJXQ，1KX 0JX，0KX(7)画逻辑图 分析图题所示电路，说明当开关A、B、C均断开时，电路的逻辑功能；当A、B、C分别闭合时，电路为何种功能?解(1)当开关A、B、C 均断开时，由于非门输入端对地所接电阻RROFF,相当于接逻辑“0”，则非门输出为逻辑“1”。也即各触发器的D1R，不起作用，电路执行 16 进制加法计数功能。(2)当A闭合时，由于D3RQ，因而当Q3=1，即计数器状态为 1000 时，复位到 0，重新开始计数。故执行 8 进制加法计数器功能；同理，B，C分别闭合时电路为 4 进制和 2进制加法计数器。用JK触发器设计图题所示功能的逻辑电路。解(1)由图可知电路可按五状态时序电路设计。设状态分别为：S0=000，S1=001，S2=010，S3=011，S4=100。(2)根据状态分配的结果可以列出状态转换真值表如表解。图题 图题 Z X“1J C1 1K 1J C1 1K Q00 CP Q1 图解(4)&1 1 表解 210nnnQ Q Q+111210nnnQQQ Z 0 0 0 0 0 1 0 1 0 0 1 1 1 0 0 0 0 0 0 0 1 0 1 0 0 1 1 1 0 0 0 0 0 0 0 1 0 0 0 0 1 0 (3)画次态卡诺图求状态方程和输出方程 12210nnnnQQ Q Q，111010nnnnnQQ QQ Q，1020nnnQQ Q，2nZQ(4)求驱动方程 将状态方程与JK触发器的特性方程比较得 210nnJQ Q，21K 10nJQ，10nKQ 02nJQ，01K (5)检查电路的自启动能力 由次态卡诺图可见，当电路进入无效状态时，其相应的状态转移为：101 010，110 010，111 000，因此，该电路能够自启动。(6)画电路图 根据驱动方程和输出方程画逻辑电路图如图解 所示。用JK触发器设计图题所示两相脉冲发生电路。解 由图可见，电路的循环状态为 00 10 11 01 00，因此可按同步计数器设计，用两个JK FF 实现。(1)作次态卡诺图求状态方程和输出方程 +111010nnnnnQQ QQ Q，+101010nnnnnQQ QQ Q 21nZQ，10nZQ (2)求驱动方程 将状态方程与JK触发器的特性方程对比，图题 11nQ0001 1110011010010nQ0001 111010nnQ Q010110010nnQ Q0001 1110010000110nnQ Qn+12Qn2Qn2Qn2Q0001 1110Z10nnQ Q0100010n2Q1JC11K1JC11K1JC11K1CPQQQ1Z图解 1JC11K1JC11KCPZ1Z2图解(2)11nQ011nQ0101010nQ10nQ011nQ0110010nQ2Z011nQ0110010nQ1Z011nQ0110100nQ图解(1)可得 10nJQ，10nKQ 01nJQ，01nKQ(3)画逻辑电路图 一个同步时序电路如图题所示。设触发器的初态Q1=Q0=0。(1)画出Q0、Q1和F相对于CP的波形；(2)从F与CP的关系看，该电路实现何种功能？解（1）1）写方程式 驱动方程：0110 nnDQDQ 复位方程：D10RQ 输出方程：0nFCPQ 2）求状态方程+1001nnQDQ +110D10 ()nnQQRQ 3）求状态转换表，如表所示。4）画0Q、1Q和F相对于CP的波形，如图解所示。从F与CP的关系可以看出该电路实现三分频功能。5.13 用双向移位寄存器 74194 构成 6 位扭环计数器。解 要构成 6 位扭环计数器，需两块 74194 级联，如图解所示。图题 CPQ0Q1Q2Q3DSRDSLCPCRM1M074194D0D1D2D3Q0Q1Q2Q3DSRDSLCPCRM1M074194D0D1D2D3CR011图解 Q0 Q1 Q2 Q3 Q4 Q5 CPQ0Q1F图解 表 10 nnQQ+1+110 nnQQ 0 0 0 1 1 0 1 1 0 1 1 1 0 0 0 0 表题 0000 1000 1100 0110 1101 1011 0111 0011 0001 利用移位寄存器 74194 及必要的电路设计产生表题所示脉冲序列的电路。解(1)作次态译码真值表 即按表题给出的态序表，决定前一状态变化到后一状态时，移入的数据是 0 还是 1 以及是左移还是右移，按此设置DSR及DSL的状态和功能控制信号M1、M0 的状态。如表解所示。(2)化简DSR、DSL、M1、M0 SR1313nnnnDQ QQQ；SL1D 103230323nnnnnnnnMQ QQ QQ Q Q Q 01MM(3)画逻辑电路图 用 74LS293 及其它必要的电路组成六十进制计数器，画出电路连接图。解 74LS293 为异步 2-8-16 进制集成计数器，需要两片级联实现 60 进制计数器。方法一：全局反馈清零(1)N=60，Sn=60D=00111100B(2)101025432FR RQQ Q Q Q (3)画电路连接图 表解 CP 0123nnnnQ Q Q Q DSR DSL M1 M0 0 1 2 3 4 5 6 7 8 0000 1000 1100 0110 1101 1011 0111 0011 0001 1 1 0 0 0 0 1 1 1 0 0 0 1 1 1 0 0 0 1 1 1 0 0 0 1 1 1 CPQ0Q1Q2Q3DSRDSLCPCRM1M074194D0D1D2D3CR1111图解(2)1M0001111023nnQ Q000010100001111001nnQ QM00011110111010101000111101nnQ QnnQ QSRD000111100100010001111001nnQ Q23nnQ Q图解(1)74293CP0CP1R01R02Q0Q1Q2Q374293CP0CP1R01R02Q0Q1Q2Q3CPQ0Q1Q2Q3Q4Q5Q6Q7图解(1)方法二：局部反馈清零(1)21606 10NNN 20110nS，n11010S(2)12010221FR RQQ Q 11010231FR RQQ Q (3)画电路连接图 图题为由 74LS290 构成的计数电路，分析它们各为几进制计数器。解(1)CP CP1，仅Q3Q2Q1作输出，反馈连线Sn=011，故为 3 进制计数器。(2)CP CP1，Sn=100，故为 4 进制计数器。(3)CP CP0，Q0 CP1，Q3Q2Q1Q0输出均有效，Sn=1001，故为 9 进制计数器。(4)CP CP0，Q0 CP1，Sn=1000，故为 8 进制计数器。(1)试用计数器 74LS161 及必要的门电路实现 13 进制及 100 进制计数器；(2)试用计数器 74LS160 实现(1)中的计数器。解(1)用反馈清零法实现 13 进制计数器 13N 1101nS 1320FCRQQ Q Q 图题 74293CP0CP1R01R02Q0Q1Q2Q374293CP0CP1R01R02Q0Q1Q2Q3CPQ0Q1Q2Q3Q4Q5Q6Q7图解(2)CPCTTCTPQ0Q1Q2Q3D0D1D2D3CRLDCO7416111CP图解(1)逻辑图见图解(1)。用全局反馈清零法实现 100 进制计数器 100N B01100100nSN 1652FCRQQ Q Q 逻辑图见图解(2)。(2)13 进制计数器 13N 00010011nS 1410FCRQQ QQ 逻辑图见图解(3)。100 进制计数器 因为 74160 是 10 进制计数器，所以无需反馈而自然实现 100 进制计数器。逻辑图见图解(4)。用计数器 74193 构成 8 分频电路，在连线图中标出输出端。解 74193 为同步可逆 16 进制集成计数器。要得到 8 分频，只需从 Q2输出即可。计数器 74LS293 构成电路如图题所示，试分析其逻辑功能。图题 CPCTTCTPQ0Q1Q2Q3D0D1D2D3CRLDCO741611CPCPCTTCTPQ0Q1Q2Q3D0D1D2D3CRLDCO741611Q0Q1Q2Q3Q4Q5Q6Q7图解(2)CPCTTCTPQ0Q1Q2Q3D0D1D2D3CRLDCO741601CPCPCTTCTPQ0Q1Q2Q3D0D1D2D3CRLDCO741601Q0Q1Q2Q3Q4Q5Q6Q71图解(3)(g)图解(4)CR LD D0 D1D2D3 CPU CPD 74193Q0 Q1Q2Q3BOCOCP1f图解 解 电路为全局反馈，且复位信号为异步操作。故可直接读反馈连线的反馈态：7654321010001000nSQ Q Q Q Q Q QQ。所以，电路为 136 进制计数器。计数器 74LS290 构成电路如图题所示，试分析该电路的逻辑功能。解 由图可知，电路为全局反馈，根据反馈连接可得反馈态 65432101000010nSQ Q Q Q Q QQ 由于 74290 为十进制计数器，Sn应按 8421 BCD 码考虑。所以，该电路为异步 42 进制BCD 码加法计数器。计数器 74161 构成电路如图题所示，试说明其逻辑功能。解 由图可知，74161(1)的CO输出控制着 74161(2)的CTP和CTT，而 74161(2)的输出CO又作为反馈控制预置信号，又CO=Q3Q2Q1Q0CTT，因此，两片计数器的满状态和预置状态即为计数器的结束和初始状态。故 -10BB(1)(11111111)1(00111100)196nNSS 所以，该电路为同步 196 进制计数器。试分析图题所示用计数器 74163 构成电路的逻辑功能。解 74163 为同步式 16 进制集成加法计数器。电路为同步级联，通过CR执行全局反馈清零，因 74163 的CR为同步操作方式，直接读连线可得电路的Sn-1状态，故：图题 图题 图题 1101001000173nBNS 所以，该电路为同步 73 进制加法计数器。计数器 74193 构成电路如图题所示，试分析该电路的逻辑功能。解 74193 为异步可逆 16 进制计数器。图中CP送入CPD，CPU=1 配合，又LDBO，O32101000SD D D D，可知电路在CP脉冲作用下执行减法计数。经过 8 次脉冲将计数器中的预置数 1000 减到 0000，BO输出低电平，使0LD，又立即置入 1000 态。因此，8个CP脉冲一个计数循环。该电路为同步 8 进制减法计数器。指出图题电路中 W、X、Y和 Z 点的频率。解(1)10 位环形计数器为 10 分频，所以W16KHzf；(2)4 位二进制计数器为为 16 分频，所以X1KHzf；(3)模 25 行波计数器为 25 分频，所以Y40Hzf；(4)4 位扭环计数器为 8 分频，所以Z5Hzf。设图中各寄存器起始数据为I=1011，II=1000，III=0111，将图题中的信号加在寄存器 I、II、III 的使能输入端。试决定在t1、t2、t3和t4时刻，各寄存器的内容。解 t1时刻，寄存器II的数据1000送到总线，寄存器III接收，I=1011，II=1000，III=1000；t2时刻，寄存器 III 的数据 1000 送到总线，无数据接收，各寄存器数据不变；t3时刻，无数据传送，各寄存器数据不变；t4时刻，寄存器 I 的数据 1011 送到总线，寄存器 II、III 接收，I=1011，II=III=1011。时序电路如图题所示，其中 RA、RB和 RS均为 8 位移位寄存器，其余电路分别为全加器图题 图题 图题 和D触发器，要求：(1)说明电路的逻辑功能；(2)若电路工作前先清零，且两组数码A，B00001110，8 个CP脉冲后，RA、RB和RS中的内容为何？(3)再来 8 个CP脉冲，RS中的内容如何？解(1)可将电路划分为三个功能块、中都是 8 位移位寄存器；中全加器和D触发器。分析各功能块电路的逻辑功能 功能块：在移位脉冲CP作用下逐位将A、B两组数据分别移入 RA、RB，8 个CP脉冲过后，可将A、B两组 8 位二进制数据存入移位寄存器。功能块：由移位寄存器 RA和 RB提供的加数和被加数的最低位先输入全加器的Ai和Bi，经过全加器相加后产生和输出S0和进位输出 C0。来一个CP脉冲后，一方面将 RA和 RB中的次低位数送入Ai和Bi输入，并将最低位相加之和移入 RS中，另一方面又将最低位相加产生的进位通过D FF 输入全加器的 CI 端，和次低位加数被加数一起决定相加之和及进位输出，再来CP时又重复前述过程。这样，经过 8 个CP后，A、B 两组数通过移位寄存器 RA、RB逐位送入全加器相加。全加器和D触发器实现两数串行加法运算。功能块：移位寄存器 RS保存 8 位全加和。分析总体逻辑功能 电路总体实现两组 8 位二进制数串行加法功能。(2)8 个CP脉冲过后，RAA，RBB00001110，RS00000000。(3)RSAB 图题中，74154 是 4-16 线译码器。试画出CP及 S0、S1、S2、S3、S4、S5、S6和 S7各输出端的波形图。图题 解 由图可见，74194 构成扭环形计数器，CP到来前先清零。因此，74194 从 0000 开始，在1001M M 方式控制信号及CP脉冲作用下，执行右移操作，由于SR3DQ，可得计数态序表如表解所示；74194 输出作为 4/16 线译码器的输出，译码器输出低有效，经非门后S0 S7高有效，波形图见图解所示。试用计数器 74290 设计一个 5421 编码的六进制计数器。解 当 74290 的CP1接CP脉冲，而将CP0接Q2时，电路执行 5421 BCD 码。5421 编码如表解所示。具体设计如下(1)6N，1001nS (2)010230FR RQ Q(3)画逻辑图如图解所示。图题 表解 CP 0123 Q Q Q Q 0 1 2 3 4 5 6 7 8 0000 1000 1100 1110 1111 0111 0011 0001 0000 CP12345678910S0S1S2S3S4S5S6S7图解 表解 CP 3210 QQQQ 0 1 2 3 4 5 6 7 8 9 0000 0001 0010 0011 0100 1000 1001 1010 1011 1100 图解 Q3Q0Q1Q2 Q Q Q Q R9(1)R9(2)R0(1)R0(2)CP1 CP0 74290 Q0Q1Q2Q3 CP 电路如图题所示（1）画出电路的状态图；（2）说明电路的逻辑功能。解(1)由图可见，当计数器状态为 0101 时，0102201R RQ Q，复位条件满足，计数器复位到0000，完成一次计数循环。状态转换图见图解。(2)由状态图可见，该电路为异步五进制加法计数器。电路如图题所示，要求(1)列出电路的状态迁移关系(设初始状态为 0110)；(2)写出F的输出序列。解(1)电路由移位寄存器 74194 和多选一 MUX 构成。由于 74194 中右移数据输入SR3DQ，且工作方式控制信号1001M M，构成了环形计数器；而 8 选 1MUX 的地址输入210210A A AQ QQ，7521DDD，4300DDD，613DDQ，因此，根据 74194的输出态序和 MUX 的选择功能就能得出F的输出序列。电路的状态迁移关系见表解所示。(2)由表可见，F的输出序列为 0010。图题所示为某非接触式转速表的逻辑框图，其由 AH 八部分构成。转动体每转动一周，传感器发出一信号如图题中所示。(1)根据输入输出波形图，说明 B 框中应为何种电路?(2)试用集成定时器(可附加 JKFF)设计 C 框中电路；(3)若已知测速范围为 09999，E、G 框中各需集成器件若干?(4)E 框中的计数器应为何种进制的计数器?试设计之?图题 图题 000000010010010101000011图解 表解 CP 0123Q Q Q Q 210 A A A Di F 0 1 2 3 4 5 6 7 8 0 1 1 0 0 0 1 1 1 0 0 1 1 1 0 0 0 1 1 0 0 0 1 1 1 0 0 1 1 1 0 0 0 1 1 0 1 1 0 1 0 0 0 0 1 0 1 1 1 1 0 1 0 0 0 0 1 0 1 1 1 1 0 D6 D4 D1 D3 D6 D4 D1 D3 D6 0 0 1 0 0 0 1 0 0 (5)若 G 框中采用 74LS47，H 框中应为共阴还是共阳显示器?当译码器输入代码为 0110和 1001 时，显示的字形为何?解(1)图中输入为缓变信号，输出为矩形波，所以，B 框中应为施密特触发器。(2)略(3)E，G 框中各需集成器件 4 块；(4)因后续电路 H 中的显示部分为人们能直接读取的十进制 09，译码部分必为 BCD 七段显示译码器，要求 E 框中的计数器应为 10 进制计数器。具体设计可采用任一种集成计数器，直接选用 10 进制集成计数器实现时，电路最简单。此处采用 74160 实现。逻辑图如图解 所示。(5)因 7447 为输出低有效的译码器，所以，H 框中应为共阳显示器，当译码器输入代码为 0110 和 1001 时，显示字形分别为 6 和 9。图题 Q0 Q1 Q2 Q3 Q4 Q5 Q6 Q7 Q12Q13Q14Q15 CPCTTCTPQ0Q1Q2Q3D0D1D2D3CRLDCO741601CPQ0Q1Q2Q3CPCTTCTPQ0Q1Q2Q3D0D1D2D3CRLDCO74160Q4Q5Q6Q7CPCTTCTPQ0Q1Q2Q3D0D1D2D3CRLDCO74160Q8Q9Q10Q11CPCTTCTPQ0Q1Q2Q3D0D1D2D3CRLDCO74160Q12Q13Q14Q15Q8 Q9 Q10 Q11 图解