(1.2)--计算机组成原理_复习课.pdf
计算机组成原理复习课复习课复习材料计算机组成原理考试大纲（2020版）1-8章PPT，课本计算机组成原理试题解析白中英 科学出版社2019.3考试形式：闭卷考试，考试时长120分钟，试卷满分为100分。平时（作业、实验、课堂上机考勤）20%实验上机操作20%期末考试60%Total 100%成绩评估1计算机系统概述1计算机系统概述计算机系统概述（一）计算机发展历程（二）计算机系统层次结构1.计算机系统的基本组成；2.计算机硬件的基本组成；3.计算机软件和硬件的关系；4.计算机的工作过程。（三）计算机性能指标吞吐量、响应时间；CPU时钟周期、主频、CPI、CPU执行时间；MIPS、MFLOPS、GFLOPS、TFLOPS、PFLOPS。1.2计算机发展简史计算机发展简史1.2.4 计算机的性能指标主频的倒数称为CPU时钟周期（T），即T=1/f，度量单位是微秒、纳秒。CPU执行时间表示CPU执行一段程序所占用的CPU时间，可用下式计算：CPU执行时间 CPU时钟周期数 CPU时钟周期长CPI表示每条指令周期数，即执行一条指令所需的平均时钟周期数。用下式计算：CPI MIPS表示每秒百万条指令数，用下式计算：MIPS 2020/12/75该程序包含的指令条数时钟周期数执行某段程序所需的CPU 10 6程序执行时间指令条数610 CPI时钟频率1.2计算机发展简史计算机发展简史1.2.4 计算机的性能指标程序执行时间Te为：Te MFLOPS表示每秒百万次浮点操作次数，用下式计算：MFLOPS MIPS是单位时间内的执行指令数，所以MIPS值越高说明机器速度越快。MFLOPS是基于操作而非指令的，只能用来衡量机器浮点操作的性能，而不能体现机器的整体性能。TFLOPS表示每秒万亿次浮点操作次数，该技术指标一般在超级计算机中使用。2020/12/76610 MIPS指令条数610 程序中的浮点操作次数程序执行时间2数据的表示和运算数据的表示和运算（一）数制与编码1.进位计数制及其相互转换；2.真值和机器数；3.BCD码；4.字符与字符串；5.校验码（e.g.奇偶检验码，CRC）。（二）定点数的表示和运算1.定点数的表示：无符号数的表示；有符号数的表示。2.定点数的运算：定点数的位移运算；原码定点数的加、减运算；补补码定点数的加、减运算；定点数的乘、除运算；溢出概念和判别码定点数的加、减运算；定点数的乘、除运算；溢出概念和判别方法。方法。（三）浮点数的表示和运算1.浮点数的表示浮点数的表示：浮点数的表示范围；：浮点数的表示范围；IEEE754 标标准。准。2.浮点数的加浮点数的加/减运算。减运算。（四）算术逻辑单元ALU1.串行加法器和并行加法器；2.算术逻辑单元ALU 的功能和结构。3存储器层次结构存储器层次结构（一）存储器的分类（二）存储器的层次化结构（三）半导体随机存取存储器1.SRAM 存储器的工作原理；2.DRAM 存储器的工作原理；（四）只读存储器（五）主存储器与CPU 的连接（六）双口RAM 和多模块存储器（七）高速缓冲存储器（Cache）1.程序访问的局部性原理；2.Cache 的基本工作原理；3.Cache 和主存之间的映射方式；4.Cache 中主存块的替换算法；5.Cache 写策略。（八）虚拟存储器1.虚拟存储器的基本概念；2.页式虚拟存储器；3.段式虚拟存储器；4.段页式虚拟存储器；5.TLB（快表）。区别与特点区别与特点SRAM：静态RAM，不用刷新，速度可以非常快，像 CPU 内部的cache，都是静态RAM，缺点是一个内存单元需要的晶体管数量多，因而价格昂贵，容量不大。DRAM：动态RAM，需要刷新，容量大。SDRAM：同步动态RAM，需要刷新，速度较快，容量大。DDR SDRAM：双通道同步动态RAM，需要刷新，速度快，容量大。910本本 章章 小小 结结cache是一种高速缓冲存储器，是为了解决CPU和主存之间速度不匹配而采用的一项重要的硬件技术，并且发展为多级cache体系，指令cache与数据cache分设体系。要求cache的命中率接近于1。主存与cache的地址映射有全相联、直接、组相联三种方式全相联、直接、组相联三种方式。其中组相联方式是前二者的折衷方案，适度地兼顾了二者的优点又尽量避免其缺点，从灵活性、命中率、硬件投资来说较为理想，因而得到了普遍采用。4指令系统（一）指令格式1.指令的基本格式；2.定长操作码指令格式；3.扩展操作码指令格式。（二）指令的寻址方式1.有效地址的概念；2.数据寻址和指令寻址；3.常见寻址方式。（三）CISC 和RISC 的基本概念124.2.2 地址码地址码根据一条指令中有几个操作数地址，可将该指令称为几操作数指令或几地址指令。三地址指令二地址指令单地址指令零地址指令操作码（4位）1（6位）操作码（4位）1（6位）2（6位）操作码（4位）1（6位）2（6位）操作码A3（6位）134.4.2 操作数基本寻址方式操作数基本寻址方式CAI5中央处理器（CPU）（一）CPU 的功能和基本结构（二）指令执行过程（三）数据通路的功能和基本结构（四）控制器的功能和工作原理1.硬布线控制器；2.微程序控制器：微程序、微指令和微命令；微命令格式；微指令的编码方式；微地址的形式方式。（五）指令流水线1.指令流水线的基本概念；2.指令流水线的基本实现；3.超标量和动态流水线的基本概念。典型指令的周期，包括MOV，LAD，ADD，STO，JMP，AND等。CAI165.2.4ADD指令的指令周期指令的指令周期 操作控制器操作控制器OC送出控制命令到通用寄存器，选择送出控制命令到通用寄存器，选择R1做源寄存器，做源寄存器，R2做目标寄存器；做目标寄存器；OC 送出控制命令到送出控制命令到ALU，指定，指定ALU做做R1（100）和）和R2（20 OC送出控制命令，打开送出控制命令，打开ALU输出三态门，运算结果输出三态门，运算结果120放到放到DBUS OC送出控制命令，将送出控制命令，将DBUS上数据打入缓冲寄存器上数据打入缓冲寄存器DR；ALU产生的进位信号保存状态字产生的进位信号保存状态字寄存器在寄存器在PSW OC送出控制命令，将送出控制命令，将DK（DR（120）DK）装入）装入R2，R2中原来的内容中原来的内容20被冲掉。被冲掉。至此至此ADD175.2.7用方框图语言表示的指令周期用方框图语言表示的指令周期引入目的主要是为了教学目的（控制器设计）方法：指令系统设计（模型机的五指令系统）方框按CPU周期方框内内容数据通路操作或控制操作菱形符号判别或测试公操作所谓公操作，就是一条指令执行完毕后，CPU所开始进行的一些操作，这些操作主要是CPU对外围设备请求的处理，如中断处理、通道处理等。185.2.7用方框图语言表示指令周期用方框图语言表示指令周期取指执行CAI微程序设计技术的基本概念微操作：指令执行时必须完成的基本操作。例如，PCAR，PC+1 PC，RAMIR。微命令：是组成微指令的最小单位，也就是控制微操作实现的控制信号。一般用于控制数据通路上门的打开/关闭，或者功能选择。微指令：是一组微命令的集合一组微命令的集合，用于完成一个功能相对完整的操作。微程序：微指令的有序集合，用于实现机器指令的功能。控制存储器：是存放微程序的存储器。该存储器主要存放控制命令和下一条执行的微指令地址。6总线（一）总线概述1.总线的基本概念；2.总线的分类；3.总线的组成及性能指标。（二）总线仲裁1.集中仲裁方式；2.分布仲裁方式。（三）总线操作和定时1.同步定时方式；2.异步定时方式。（四）总线标准7输入输出（I/O）系统（一）I/O 系统基本概念（二）外部设备1.输入设备：键盘、鼠标；2.输出设备：显示器、打印机；3.外存储器：硬盘存储器、磁盘阵列、光盘存储器。（三）I/O 接口(I/O 控制器)1.I/O 接口的功能和基本结构；2.I/O 端口及其编址。（四）I/O 方式1.程序查询方式；程序查询方式；2.程序中断方式程序中断方式：中断的基本概念、：中断的基本概念、中断响应过程、中断处理过程、多重中断和中断屏蔽的概中断响应过程、中断处理过程、多重中断和中断屏蔽的概念；念；3.DMA 方式方式：DMA 控制器的组成、控制器的组成、DMA 传送过程；传送过程；4.通道方式通道方式。例1、已知X=-0.01111,Y=0.11001,求：X补,-X补,y补,-y补,X+Y=?,X-Y=?采用了变形补码判断溢出。X-Y是负溢例例2：若浮点数若浮点数 x 的二进制存储格式为的二进制存储格式为(41360000)16，求，求其其32位浮点数的十进制值。位浮点数的十进制值。解解：0100,0001,0011,0110,0000,0000,0000,0000数符数符：0阶码阶码：1000,0010尾数：尾数：011,0110,0000,0000,0000,0000指数指数e阶码阶码1271000001001111111 00000011=(3)10包括隐藏位包括隐藏位1的尾数：的尾数：1+F1.011 0110 0000 0000 0000 00001.011011于是有于是有 x(1)s1.M2e(1.011011)231011.011(11.375)10例例3:将十进制数将十进制数20.59375转换成转换成32位浮点数的二进制格式来存储位浮点数的二进制格式来存储解解：首先分别将整数和分数部分转换成二进制数：首先分别将整数和分数部分转换成二进制数：20.5937510100.10011然后移动小数点，使其在第然后移动小数点，使其在第1，2位之间位之间10100.100111.01001001124e4于是得到：于是得到：e=127S0，E4127131=1000,0011，M010010011最后得到最后得到32位浮点数的二进制存储格式为位浮点数的二进制存储格式为0100 0001 1010 0100 1100 0000 0000 0000(41A4C000)16例例4：两浮点数两浮点数 x=0.1101 210,y=(0.1011)201,求求x+y。解解：x补补=00 10，00.1101 y补补=00 01，00.1011 对阶：对阶：E补补=Ex补补Ey补补=00 10+11 11=00 01y向向x对齐，将对齐，将y的尾数右移一位，阶码加的尾数右移一位，阶码加1。y补补=00 10，00.0101求和：求和：00.1101+00.010101.0010 x+y补补=00 10，01.0010 右归：右归：运算结果两符号位不同，其绝对值大于运算结果两符号位不同，其绝对值大于1，右归。，右归。x+y补补=00 11，00.1001例5、某DRAM芯片内部的存储单元为128128结构。该芯片每隔2ms至少刷新一次，且刷新是通过顺序对所有128行的存储单元进行内部读操作和写操作实现的，设存储器周期为500ns。求其刷新的开销（也即进行刷新操作的时间所占的百分比）。解：每刷新一行需要进行一次读操作和一次写操作，共2个存储器周期，故每行的刷新时间为500ns2=1s。在2ms内时间内需进行128次刷新，需时128s，故刷新开销为：128s/2ms=6.4%271、字长位数扩展给定的芯片字长位数较短，不满足设计要求的存储器字长，此时需要用多片给定芯片扩展字长位数。三组信号线中，地址线和控制线公用而数据线单独分开连接。地址线和控制线公用而数据线单独分开连接。d=设计要求的存储器容量/选择芯片存储器容量2、字存储容量扩展 给定的芯片存储容量较小（字数少），不满足设计要求的总存储容量，此时需要用多片给定芯片来扩展字数。三组信号三组信号组中给定芯片的地址总线和数据总线公用，控制总线中组中给定芯片的地址总线和数据总线公用，控制总线中R/W公用，使能端公用，使能端EN不能公用，它由地址总线的高位段译码来不能公用，它由地址总线的高位段译码来决定片选信号。决定片选信号。所需芯片数仍由d决定。d=设计要求的存储器容量/选择芯片存储器容量7.利用1M8位的SRAM芯片（如图所示），设计一个1M16位的存储器，画出地址总线、数据总线、控制总线（片选CS#、访存允许E#、读写命令R/W#）的连接图。数据总线、地址总线均用双线表示，标注其宽度。1、字长位数扩展给定的芯片字长位数较短，不满足设计要求的存储器字长，此时需要用多片给定芯片扩展字长位数。三组信号线中，地址线和控制线公用而数据线单独分开地址线和控制线公用而数据线单独分开连接。连接。d=设计要求的存储器容量/选择芯片存储器容量1.指令格式如下图所示，机器字长为 16 位，其中 OP 为操作码字段，Ms 和 Md分别为寻址方式，Rs 和 Rd 为通用寄存器，Ms 和 Rs 组成了源操作数，Md 和Rd 组成了目的操作数。OPMsRsMdRd源操作数目的操作数15 10 9 5 4 0 请分析：（1）指令格式是何种指令格式？（2）请解释说明，该指令可以指定多少种操作？（3）若源操作数和目的操作数各有 8 种寻址方式，则该系统可以具有多少个通用寄存器？答：（1）单字长二地址指令单字长二地址指令（2）因为OP段占6位，所以可以指定26=64种操作（3）寻址方式占3位，所以Rs和Rd各占2位，可以具有22=4个通用寄存器。2.假设某系统的单字长二地址指令具有如下特点：（1）系统支持183种操作。（2）机器字长为16位，操作码长度是固定的，其中OP为操作码字段，地址码字段包括了源寄存器和目的寄存器，其中目的寄存器地址段位于低位。（3）系统最多支持16个通用寄存器作为目的寄存器。试分析指令格式的操作码段长和寄存器段长，并画出对应的指令格式。答：（1）系统支持183种操作，所以OP字段至少占8位.（2）因为单字长且为二地址指令，且目的寄存器最多为16个，所以目的寄存器地址段和源寄存器地址段各占4位；3、设某处理器具有四段指令流水线：IF（取指令）、ID（指令译码及取操作数）、EXE（ALU执行）和WB（结果写回），每一个子过程的执行时间为T，现处理器执行如下指令序列：ADDR1，R2，R3；（R3）（R2）（R3）SUBR4，R1，R5；（R4）（R1）（R5）ANDR6，R1，R7；（R2）（R1）（R7）（1）如果采用非流水线技术，处理器执行这3条指令需要多长时间？（2）能否采用流水线技术进行改进，以提高执行速度？若能，请分析可能存在的问题及解决方法。若不能，请说明理由。答：（1）每条指令为4T，共三条指令，所以，执行时间为12T（2）能够采用流水线技术，存在数据相关数据相关问题，例如RAW，WAW可以增加数据缓冲器，暂时保存结果，定向向前技术；（其它可行解决方案，比如增加旁路法、增加存储器等均可）5已知某DRAM芯片的内部结构为128128，存取周期为1us。试分析：（1）若采用集中式刷新方式，刷新时间间隔为1ms，则读写时间和刷新时间分为多少个周期？死区占多少时间？（2）若采用分散式刷新方式，则相邻两行之间的刷新间隔是多少？（1）1ms/1us=1000个，读写/维持时间为1000-128=872个周期，刷新时间占128个周期死区为1us*128=128us （2）若采用分散式刷新方式，则相邻两行之间的刷新间隔是多少？每隔7.8125刷新一行(=1ms/128)课本P701.某机器的总线结构如图所示。设计“ADD（R2），R1”的指令周期流程图。该指令的含义是进行求和操作，R1+(R2)R1，一个源操作数在一个源操作数在R1中，另一个源中，另一个源操作数的地址在操作数的地址在R2中，运算结果送到中，运算结果送到R1中中。2.某计算机有如图所示的功能部件，其中 M 为主存，MDR 为主存数据寄存器，MAR 为主存地址寄存器，R0R3为通用寄存器，IR 为指令寄存器，PC 为程序计数器（具有自动加 1 功能），C，D 为暂存器，ALU 为算术逻辑单元，移位器可以左移、右移、直通传送。IR PC C D R0 R1 R2 R3 MDR 移 位 器 M MAR ALU MAR：主存地址寄存器，MDR：主存数据寄存器，C、D：暂存器 IR：指令寄存器是用来存放指令的，存放当前正在执行的指令 PC：指示指令在存储器的存放位置 PC-MAR 取出指令地址，M-MDR 取出指令 MDR-IR 指令寄存器 R2-MAR,M-MDR（R2）存储的是地址！）存储的是地址！参考课本P151,159取指执行2.某计算机有如图所示的功能部件，其中M为主存，MDR为主存数据寄存器，MAR为主存地址寄存器，R0R3为通用寄存器，IR为指令寄存器，PC为程序计数器（具有自动加1功能），C，D为暂存器，ALU为算术逻辑单元，移位器可以左移、右移、直通传送。（1）将功能部件连接起来，组成完整的数据通路，并用单向或者双向箭头表示信息传送方向。（2）画出“ADD R1，R2”指令周期流程图。该指令的含义是将R1中的数与R2中的数相加，相加的结果直通传送至R1中。3.一台模拟机的数据通路如图所示，其中ALU完成加、减、传送（X）三种操作，MUX是三选一多路开关，R1R3是通用寄存器。RAM是双端口存储器，其中DRAM为数据存储器（CE1CE1为读写使能，为读写使能，RD/WE#RD/WE#为读为读/写命令写命令），IRAMIRAM为指令存储器（只读）。AR为数据地址存储器，PC为程序计数器（具有自动加1功能），IR为指令寄存器。所有的单箭头为控制微命令。画出存数指令“画出存数指令“STASTA（R3R3），），R2R2”的指令周期流程图，标明建立数据通路的”的指令周期流程图，标明建立数据通路的微命令。微命令。PC中已存放指令地址，DRAM的数据地址由R3提供，写入数据由R2提供。CPU的地址总线16根（A15A0，A0是低位），双向数据总线16根（D15-D0），控制总线中与主存有关的信号有MREQ（允许访存，低电平有效），R/W（高电平读命令，低电平写命令）。主存地址空间分配如下：08191为系统程序区为系统程序区，由由EPROM芯片组成芯片组成，从从8192起一共起一共32k地址空地址空间为用户程序区间为用户程序区，最后最后（最大地址最大地址）4k地址空间为系统程序工作区地址空间为系统程序工作区。上述地址为10进制，按字编址。现有如下芯片：EEPROM：8K*16位（控制端仅有CS（电平有效），16 K*8位SRAM：16K*1位，2K*8位，4K*16位，8K*16位请从上述芯片中选择芯片设计该计算机主存储器，画出主存逻辑框图，注意画选片逻辑（可选用门电路及译码器）。4.下图所示为双总线结构机器的数据通路。SUBR2,R0指令完成(R0)-(R2)R0的功能操作，画出其指令周期流程图。假设该指令的地址已放入假设该指令的地址已放入PC中中。除取指令周期外，在指令周期流程图的每一个执行CPU周期右边列出相应的微操作控制信号序列。双总线结构的数据通路双总线结构的数据通路类似题目可参考课本 P151
