D触发器的设计实验报告.docx

EDA实验报告书姓名XXX_学号XXXXXXX实验时间课 题 名 称上升沿触发的D触发器的设计实 验 目 的1 .初步掌握Quatus II软件的使用方法2 .掌握采用VHDL语言设计常见时序逻辑电路的方法3 .理解时钟信号和使能信号在VHDL语言中的表述方法。4 .进一步熟悉VHDL语言的常见语句设计要求1 .设计一个带使能信号的上升沿触发的D触发器。其中EN二1时触发器正常工作.2 .设计带有使能端的JK触发器设计程序设 计 思 路D触发器的四个端口 CLK, D, en, Q数据类型定义为STD_LOGIC, 再根据各输入输出的功能编写程序。使上升沿触发，en为控制端。设计原理图及源程序源程序：LIBRARY IEEE ;USE IEEE.STD LOGIC 1164. ALL;ENTITY DF ISPORT (CLK,D,EN: IN STD_LOGIC;Q: OUT STD_LOGIC);END ;ARCHITECTURE bhv OF DF ISSIGNAL QI : STD_LOGIC;BEGINPROCESS (CLK,Q1)BEGINIF CLKEVENT AND CLK 二 TTHEN IF EN = *rTHEN QI <=D;END IF;END IF;END PROCESS ;Q<=Q1;END bhv ;带有使能端的JK触发器设计程序LIBRARY IEEE ;USE IEEE.STD LOGIC 1164. ALL;ENTITY JKF ISPORT (CLK,J,K,EN: IN STD_LOGIC;Q,NQ: OUT STD_LOGIC);END ;ARCHITECTURE bhv OF JKF ISSIGNAL Q_S,NQ_S :STD_LOGIC;BEGINPROCESS (CLK,J,K)BEGINIF CLKEVENT AND CLK = *0' THENIFEN = T THENIF J=O AND K=T THEN Q_S<=O;NQ_Sv=T;ELSIF J=T AND K=O THEN Q_S<=T;NQ_S <=O;ELSIF J=T AND K=T THEN Q_S<=NOT Q_S;NQ_S<=NOT NQ_s;END IF;END IF;END IF;END PROCESS ;Q<=Q_S;NQ<=NQ_S;END bhv ;Siauleti on ,efox*，Simulation mode： Timing仿真波NameValue at10. 0 ns 0CLKB 0* 1DB 13 2ENB 1»3QB 0Simulation mode： TimingMaster Time Bar:40 9 -s 5O.Qns 60.C10.0 ns »| Pointer:31.65 ns Interval:21.65 ns Start:氐 Master Time Bar:15.675 n$ < Pointer:44.85 n$ Interval:29.18 n$Start:列举QuatusII和Maxplus II软件在使用过程中的不同之处1、推荐用于所有新的CPLD、FPGA和结构化ASIC设计1）支持新的 MAX®HCPLD 以及 Cyclone1% Stratix 和 Stratix II FPGA 以及 HardCopy问题讨论1M结构化Asic2）支持 MAX、FLEX® 和 ACEX 设计2、更快的按键式性能表现，更适用于引脚锁定的情况3、出众的集成化综合支持4、友好的 MAX+PLUS II look-&-feel 选项5、转换MAX+PLUSII工程的增强功能操作成绩报告成绩教师评分6、许多设计人员使用QuartusII软件，并且对其印象深刻教师签名日期