简易数字信号传输性能分析仪的设计与实现.docx

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1、简易数字信号传输性能分析仪的设计与实现 摘 要：本文设计与制作了一种简易数字信号传输性能分析仪。系统以单片机和FPGA为基本平台，主要由信源模块、模拟信道模块、传输性能分析模块三个模块组成。信源模块以FPGA为核心，产生10-101kbps曼彻斯特编码的m序列数字信号。模拟信道模块以Butterworth低通滤波器为核心，用FPGA生成10Mbps的m序列伪随机噪声作为加性噪声，模拟实际信道。传输性能分析模块包括以FPGA为核心的同步时钟提取模块和以单片机为核心的采样及液晶显示模块。经实际测试，本系统能全面完成设计要求。 关键词：FPGA 眼图；位同步；曼彻斯特码 1系统设计框图 系统框图如下

2、图1所示。系统主要由信号源模块、模拟信道模块、传输性能分析模块三个部分组成。信号源模块由FPGA产生数字信号V1和高频噪声信号V3；V1采纳曼切斯特编码。为使整体达到较好的效果，我们用一个衰减器使高频噪声电压幅度降低到101mV，用一个电压跟随器隔断后级影响。求差电路输出的信号V2a进入传输性能分析模块，（首先经过衰减网络处理；然后分两路，一路经由滤波器、电压比较器整形；另一路由ADC电路采样混合后的信号，用FPGA存储数据，最终信号输入单片机，在LCD屏上显示眼图，同时可以从FPGA中提取出同步信号。 2基本原理 2.1 同步时钟提取 为了提取同步信号，在接收数字信号时，必需知道每个码元精确

3、的起止时刻，用它来确定每个码元抽样判决时刻。依据曼彻斯特码的编码规则，接收到的信号连续出现高电平的时间段只有两种可能：半个时钟周期或一个时钟周期。为了提取出这个时钟，我们用50M的晶振对信号进行采样，在一个时钟周期内，计算出高频晶振改变的次数，从而提取出同步时钟周期。除了频率同步，还须要进行相位同步。在频率同步的基础上，用成倍于检测信号的时钟对码元信号进行计数。 2.2 眼图显示 我们采纳430单片机限制LCD显示屏来显示信号的眼图。之所以有眼是因为采纳的是位同步，码字的不确定。眼皮厚度是加入噪声幅度。在FPGA检测出码元速率之后，限制采样芯片，使得采样芯片在一个信号周期之内采集128点数据。

4、通过波形的实时显示，不断叠加在LCD屏上显示信号的眼图。 3测试结果 3.1 伪随机信号发生器的测试 经测试得出，与数字信号发生器类似，伪随机信号的数据率稳定，未超1%；同时输出信号峰峰值在94mV105mV范围内波动，小于10%；调整电路中的滑动变阻器，伪随机信号发生器输出的高频噪声幅度可调，峰峰值在90mV4.0V间变动。 3.2眼图的测试 当性噪比较低时，仍可以提取出时钟信号，说明提取的同步信号较好，但是眼图效果会略微变差。增益为1时，眼幅度随着速率及截止频率的改变规律如下表2所示。 4结 语 通过实际搭建硬件和软件程序设计，本文的简易数字信号分析方法具有很好的性能，满意简洁的测试要求。作为数字信号分析是一个很好的参照，希望此文能够给读者供应有用的信息。 第3页 共3页第 3 页 共 3 页第 3 页 共 3 页第 3 页 共 3 页第 3 页 共 3 页第 3 页 共 3 页第 3 页 共 3 页第 3 页 共 3 页第 3 页 共 3 页第 3 页 共 3 页第 3 页 共 3 页