基于ATE-93000高速数字通信测试技术研究课件.ppt

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1、重庆邮电大学毕业设计答辩重庆邮电大学毕业设计答辩论文主要内容论文主要内容Gb/sGb/s高速高速IOIO的应用及测试面临挑战的应用及测试面临挑战1V93k V93k Gb/sGb/s高速高速IOIO测试资源测试资源2Gb/sGb/s高速高速IOIO测试测试LBLB设计设计3SerdesSerdes接口测试方案及数据分析接口测试方案及数据分析4重庆邮电大学毕业设计答辩重庆邮电大学毕业设计答辩论文主要内容论文主要内容Gb/sGb/s高速高速IOIO的应用及测试面临挑战的应用及测试面临挑战1重庆邮电大学毕业设计答辩重庆邮电大学毕业设计答辩课题研究的背景及意义课题研究的背景及意义 背景：背景： 1.1

2、.传统的以传统的以PCIPCI为代表的并行接口技术，已不能为代表的并行接口技术，已不能 满足日益增长高速数据的传输要求。满足日益增长高速数据的传输要求。 2. 2.以以SerdesSerdes接口为主的串行通信技术逐步成为一接口为主的串行通信技术逐步成为一 种通用的高速种通用的高速IOIO接口标准。接口标准。 意义：意义： 半导体的技术的高度发展给具有高速半导体的技术的高度发展给具有高速SerdesSerdes接接 口芯片测试带来更加严峻的挑战和迫切要求。口芯片测试带来更加严峻的挑战和迫切要求。 对这类芯片测试技术的研究也就显得具有现实意对这类芯片测试技术的研究也就显得具有现实意 义。义。重庆

3、邮电大学毕业设计答辩重庆邮电大学毕业设计答辩Gb/sGb/s高速高速IOIO的应用及测试挑战：的应用及测试挑战：挑战： 1：技术方面； 2: 测试成本：机台资源，误码率测试时间长。重庆邮电大学毕业设计答辩重庆邮电大学毕业设计答辩论文主要内容论文主要内容2V93k V93k Gb/sGb/s高速高速IOIO测试资源测试资源重庆邮电大学毕业设计答辩重庆邮电大学毕业设计答辩V93k V93k GbGb高速高速IOIO测试资源测试资源PS3600PS3600数字板卡的功能框图数字板卡的功能框图重庆邮电大学毕业设计答辩重庆邮电大学毕业设计答辩V93k V93k GbGb高速高速IOIO测试资源测试资源v

4、 PS HX 板卡的功能框图Load BoardLoad BoardPin Scale HX boardDUTLR13:0AmpLD13:0CompHD1-HD1+HR1-HR1+LD1CLKLoopbackLR1CLK4:1 / 2:1DeMUXLR23:0AmpLD23:0CompHD2-HD2+HR2-HR2+LD2CLKLoopbackLR2CLK4:1 / 2:1DeMUXClockSynthesizerJitterinsertion4:1 / 2:1MUXJitterinsertionLD2ENTERM/nDRV4:1 / 2:1MUXBufJITTINJITTOUTCortado

5、 ChannelsLD1ENTERM/nDRVTRKOUTTRKINJitterModulationJitterModulationControlerTo / from PinScale 3600 digital channels1 differential channel Channels are differential Card has 4 diff. channels - 2 drive channels - 2 receive channels Card has 2 lanes - 1 drive and 1 receiveDriveDriveReceiveReceive重庆邮电大学

6、毕业设计答辩重庆邮电大学毕业设计答辩论文主要内容论文主要内容Gb/sGb/s高速高速IOIO测试测试LBLB设计设计 3重庆邮电大学毕业设计答辩重庆邮电大学毕业设计答辩被测芯片及其被测芯片及其SerdesSerdes IP IP核描述核描述 被测芯片P50主要用来验证TSMC 65GP工艺、FlipChip封装、高速DDR2/DDR3、高速Serdes、高速Memory等关键技术及IP； PCI-E Gen2总线集成两对Serdes接口，可编程的串行数据速率从2.5Gbps到5Gbps，并带8B/10B的编解码； PRBS码流的生成器/校验器，可用于BIST自测； SERDES带有低功耗CML

7、缓冲，可以与光收发器、同轴电缆、屏蔽双绞线及FR-4类的高速背板连接； 可编程的发送端预加重可改善收端的眼图开度； 重庆邮电大学毕业设计答辩重庆邮电大学毕业设计答辩Gb/s高速IO测试LB设计 pogo pinpogo pin的问题的问题 传统pogo pin方法，pogo表面谐振现象会限制信号带宽，当信号带宽达到一定频率时，信号会产生比较大的衰减； 利用数个地pogo环绕信号pogo的方式。可以产生一个阻抗可调的垂直通道，同时，地pogo也为信号pogo的信号提供屏蔽和信号返回路径的作用；重庆邮电大学毕业设计答辩重庆邮电大学毕业设计答辩Gb/s高速IO测试LB设计 需要充分考虑LB走线具备足

8、够范围的通带带宽；连接器、Relay、socket；焊盘、管脚、封装外壳、绑定线等通孔残端可造成天线效应；PCB材料和叠层结构； 电源完整性问题； BGA引脚下的走线；重庆邮电大学毕业设计答辩重庆邮电大学毕业设计答辩LoadboardLoadboard的验证与评估的验证与评估 顶层四层采用顶层四层采用RogersRogers板材，用于板材，用于Gb/sGb/s高速信号走线；高速信号走线；其它层采用其它层采用FR4FR4板材；板材； 采用采用12.2mil12.2mil线宽，做线宽，做5050 阻抗控制；阻抗控制； 对走线和对走线和SMPSMP连接器利用连接器利用V93kV93k对信号测试通路中

9、额外对信号测试通路中额外插入插入0 0、5 5、1010、1515、20cm20cm长的走线进行测试验证。长的走线进行测试验证。30101301033010230104SMPSMPSMPSMPCableLength 0cm 5cm 10cm 15cm 20cm.LB Trace重庆邮电大学毕业设计答辩重庆邮电大学毕业设计答辩论文主要内容论文主要内容SerdesSerdes接口测试方案及数据分析接口测试方案及数据分析4重庆邮电大学毕业设计答辩重庆邮电大学毕业设计答辩 基于基于ATE ATE SerdesSerdes接口接口测试方案测试方案重庆邮电大学毕业设计答辩重庆邮电大学毕业设计答辩 基于基于

10、ATE ATE SerdesSerdes接口测试内容接口测试内容 BIST BIST和并行环回模式和并行环回模式 功能&参数 功能测试 DC参数测试抖动测试 抖动测试 眼图测试 抖动眼图测试时间&电平测试 AC参数测试 接收端灵敏度测 试重庆邮电大学毕业设计答辩重庆邮电大学毕业设计答辩基于基于ATE ATE SerdesSerdes接口测试测试方法接口测试测试方法二维的芯片参数图形分析方法 （Spec Search ）；抖动、眼图测试Per-Pin结构、Multiport环境功能参数测试重庆邮电大学毕业设计答辩重庆邮电大学毕业设计答辩 测试板测试板LoadboardLoadboard性能验证性

11、能验证图右上 P50测试板5Gbps速率下Serdes接口连线测试眼图图左下 demo测试板5Gbps速率下Serdes接口连线测试眼图图右下 P50测试板3.2Gbps速率下Serdes接口连线测试眼图重庆邮电大学毕业设计答辩重庆邮电大学毕业设计答辩测试板测试板LoadboardLoadboard性能验证性能验证重庆邮电大学毕业设计答辩重庆邮电大学毕业设计答辩发送性能测试发送性能测试PLLSerializerRefClkTx+Tx-影响发送的两个因素影响发送的两个因素重庆邮电大学毕业设计答辩重庆邮电大学毕业设计答辩抖动容限测试抖动容限测试抖动容限与时钟恢复电路直接相关，其测试目的也是验证接收

12、器的时钟恢复电路性能，确保能精确地跟踪低频抖动。 重庆邮电大学毕业设计答辩重庆邮电大学毕业设计答辩不同走线方式和模式下抖动眼图测试分析不同走线方式和模式下抖动眼图测试分析图右上 Set1发送端BIST模式下眼图测试结果图左下 Set1Parallel Loopback模式下眼图测试结果图右下 Set2 Parallel Loopback模式下眼图测试结果重庆邮电大学毕业设计答辩重庆邮电大学毕业设计答辩结论结论v 目前，高速目前，高速SerdesSerdes在传输速率在传输速率2.5Gbps2.5Gbps水平测试已完水平测试已完成各项指标。成各项指标。v 由于测试板的原因，在传输速率由于测试板的原因，在传输速率5Gbps5Gbps下的测试技术下的测试技术研究是下一阶段的主要目标研究是下一阶段的主要目标 。