2022基于EDA技术的智能抢答器的设计.docx
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1、2022基于EDA技术的智能抢答器的设计篇一:EDA技术的智能抢答器的设计 实习报告 题目:数字逻辑系统设计 班 级: 姓 名: 学 号:专 业: 实 验 室:开放实验室 实习时间: 一、实习教学的目的: 本实习为综合性、设计性实习,目的是加强学生的实践技能提高学生综合分析问题,解决问题的能力。 二、实习教学的基本要求: 1、加深对数字逻辑系统设计、数字电子技术课程所学理论的认识和理解,分析课题的要求,明确课题的内容。 2、根据系统划分,正确写出VHDL源程序并仿真验证,最后下载到实验箱上进行验 3、掌握课题电路的作用原理及主要电路的设计方法,掌握课题中各关键部件的描述方法 三、实习教学的内容
2、: 设计: 数字式竞赛抢答器 1、设计一个可容纳4组参赛的数字式抢答器,每组设一个按钮,供抢答使用。 2、抢答器具有第一信号鉴别和锁存功能,使除第一抢答者外的按钮不起作用。 3、设置一个主持人“复位”按钮。 4、主持人复位后,开始抢答,第一信号鉴别锁存电路得到信号后,有指示灯显示抢答组别,扬声器发出23秒的音响。 5、设置一个计分电路,每组开始预置101分,由主持人记分,答对一次加10分,答错一次减10分。 三 单元模块设计部分 单元模块设计部分分四个部分,包括:抢答模块,计时模块,计分模块,数据选择模块。每个模块的作用分别为: 1.抢答模块:实现四路抢答功能,以选手最快速度将拨码开关置1为抢
3、答成功。 2.计分模块:实现每位选手答题的计分功能,有手动加分减分功能,当选手抢答成功后10秒仍未答题则自动减分。 3.计时模块:实现选手答题的计时功能,若选手抢答成功后没有答题则计时模块会发出信号给计分模块。 4.数据选择模块:当选手抢答成功后,以该选手的号码最为数据选择的地址,数据选择将计时模块的减分信号线与该选手的计分模块相连接,若选手没有答题则扣分。 3.1 抢答模块的设计 其程序如下: library ieee; use ieee.std_logic_1164.all; use ieee.std_logic_unsigned.all; entity qiangda is port(
4、a:in std_logic; b:in std_logic; c:in std_logic; d:in std_logic; en_out:out std_logic; en:in std_logic; adrout:out std_logic_vector(3 downto 0); led_out:buffer std_logic_vector(6 downto 0); end qiangda; architecture bhv of qiangda is signal key_in:std_logic_vector(3 downto 0); begin process(en) begin
5、 if en='1'then key_in<=abcd; else key_in<=0000; end if; end process; process(key_in) variable led:std_logic_vector(6 downto 0); begin case key_in is when0000=>led:=1010000;-0 when1010=>led:=1111011;-1when0101=>led:=0101101;-2when0010=>led:=0110100;-3when0001=>led:=001101
6、1;-4when others=>led:=null; end case; led_out<=led; end process; process(a,b,c,d) begin en_out<=a or b or c or d; adrout<=key_in; end process; end bhv; 3.2 计分模块的设计 其程序如下: library ieee; use ieee.std_logic_1164.all; use ieee.std_logic_unsigned.all; entity jifen is port(a:in std_logic; 篇二:基
7、于EDA四位智能竞赛抢答器 四位智能竞赛抢答器 第一章 系统设计 第一节 课题目标 硬件描述语言是一门技术性、应用性很强的学科,实验课教学是它的一个极为重要的环节。不论理论学习还是实际应用,都离不开实验课教学。如果不在切实认真地抓好学生的实践技能的锻炼上下功夫,单凭课堂理论课学习,势必出现理论与实践脱节的局面。HDL项目设计的目的就是让我们在理论学习的基础上,通过完成一个涉及时序逻辑、组合逻辑、声光输出的,具有实用性、趣味性的小系统设计,使我们不但能够将课堂上学到的理论知识与实际应用结合起来,而且能够对分析、解决实际的数字电路问题进一步加深认识,为今后能够独立进行某些数字应用系统的开发设计工作
8、打下一定的基础。 通过这次设计实验,首先,使我们更加深入的巩固了书本上的知识,在掌握理论基本知识的基础上,学会了对常用软件的使用。其次,通过这次设计实验,使我们了解并熟悉了程序的设计方法和步骤,而且在与同学讨论的同时也提高了团结合作的能力。然后,学会用仿真实验来验证方案的正确性,培养我们综合运用知识和独立开展实验创新的能力。最后,规范化训练我们撰写技术研究报告,提高书面表达能力。 第二节 设计要求 本设计是一个功能较为简单的四路抢答器,基本要求有以下几点: (1)实现一四人抢答器,有人抢答成功后,其他人再抢答无效; (2)主持人通过按键清除抢答信息,并开始30秒的答题倒计时,当倒计时结束时,通
9、过蜂鸣器响来提示回答问题时间到,此时可以开始新一轮的抢答。 第三节 设计方案 设计是以Verilog HDL语言为基础设计的电子抢答器,在设计过程中先将系统模块化,然后逐步实现,根据设计功能要求,该设计主要包括按键抢答输入,数码管显示,报警电路及FPGA系统。抢答器结构原理图如图1: 图1 抢答器结构原理图 第二章 系统分析与实现 第一节 系统分析 该系统可实现要求中的最基本功能,除此之外还可以实现抢答时间限制的功能,其中,抢答成功者组号由静态显示的方法使用,使四个数码管同时显示其组号,同时,该抢答者对应的led灯亮。若还有其他抢答者在其后按下按键,抢答无效,只取第一个抢答者信息。 第二节 程
10、序及程序功能介绍 一、端口定义部分 module main(reset,clock,din1,din2,din3,din4,judge,beep,wei,duan,beep,wei1,duan1); input reset,clock; input din1,din2,din3,din4,judge; output3:0 wei; output7:0 duan; output beep; output3:0 wei1; output7:0 duan1; wire clk1k; wire clk1hz; fenpin uut1(reset,clock,clk1k,clk1hz); qiangde
11、 uut2(clock,din1,din2,din3,din4,judge,clk1hz,wei,duan); daojishi uut3(reset,clk1k,clk1hz,beep,wei1,duan1); Endmodule 二、抢答部分 本段程序实现基本的抢答功能,block为锁存信号,当有一组按 下抢答按钮后,系统锁存,其他组别抢答无效;同时通过f1向蜂鸣器发出信号,蜂鸣器1s表示抢答成功;于此同时信号out输送给led灯,抢答成功者对应led灯亮;seg_figure4为静态显示抢答成功的组号,预置数为”_”;一组抢答成功后若其他组再抢答,数码管熄灭示警。 module qian
12、gde(clock,din1,din2,din3,din4,judge,clk1_hz,wei,duan); input clock,judge; input din1,din2,din3,din4; input clk1_hz; output3:0 wei; output7:0 duan; reg3:0 wei; reg7:0 duan; reg block; always(posedge clock) begin if(!judge)begin block=0; wei=4'b1111; duan=8'hff; end 篇三:基于FPGA技术的多人抢答器设计 毕业设计 课题
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