2022年EDA课程设计方案数字时钟.docx

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1、精品学习资源Hefei UniversityEDA课程设计报告设计题目： 数字时钟设计专业： 自动化 2 班姓名： 李宏灶学号： 0805070110指导老师： 康南生前 言随着基于 PLD的 EDA技术的进展和应用领域的扩大和深化， EDA技术在电子信息、通信、自动把握及运算机应用领域的重要性日益提高；作为现在的高校生应娴熟把握这门技术，为以后的进展打下良好的基础， 本试验设计是应用 QuartusII 环境及 VHDL语言设计一个时间可调的数字时钟；使自己娴熟使用 QuartusII 环境来进行设计，把握 VHDL语言的设计方法；要留意理论与实践之间的不同，培养自己的实践才能！目录一、课程

2、设计任务及要求 11.1 试验目的 11.2 功能设计 1二、整体设计思想 22.1 性能指标及功能设计 22.2 总体方框图 2欢迎下载精品学习资源三、详细设计 33.1 数字钟的基本工作原理： 33.1.1 时基 T 产生电路 33.1.2 调时、调分信号的产生 33.1.3 计数显示电路 33.2 设计思路 43.3 设计步骤 43.3.1 工程建立及存盘 43.3.2 工程工程的编译 53.3.3 目标芯片的选择 63.3.4 时序仿真 73.3.5 引脚锁定 83.3.6 硬件测试 93.3.7 试验结果 10四、设计总结 10五、附录 115.1 VHDL源程序 115.2 配置符

3、号图 16一、课程设计任务及要求1.1 试验目的1） 把握 VHDL语言的基本运用2） 把握 QuartusII 的简洁操作并会使用 EDA试验箱3） 把握一个基本 EDA课程设计的操作1.2 功能设计1） 有时、分、秒计数显示功能 , 小时为 24 进制, 分钟和秒为 60 进制以 24 小时循环计时2） 设置复位、清零等功能3） 有校时功能 ,可以分别对时及分进行单独校时 ,使其校正到标准时间4） 时钟计数显示时有LED灯显示；欢迎下载精品学习资源二、整体设计思想2.1 性能指标及功能设计1） 时、分、秒计时器时计时器为一个 24 进制计数器，分、秒计时器均为60 进制计数器；当秒计时器接

4、受到一个秒脉冲时，秒计数器开头从1 计数到 60，此时秒显示器将显示00、 01、02、.、59、00；每当秒计数器数到00 时，就会产生一个脉冲输出送至分计时器，此时分计数器数值在原有基础上加1，其显示器将显示00、01、02、.、59、00；每当分计数器数到00 时，就会产生一个脉冲输出送至时计时器，此时时计数器数值在原有基础上加1，其显示器将显示 00、01、02、.、23、00；即当数字钟运行到23 点 59 分 59 秒时，当秒计时器在接受一个秒脉冲，数字钟将自动显示00 点 00 分 00 秒；2） 校时电路当开关拨至校时档时，电子钟秒计时工作，通过时、分校时开关分别对时、分进行校

5、对，开关每按1 次，与开关对应的时或分计数器加1，当调至需要的时与分时，拨动reset开关，电子钟从设置的时间开头往后计时；2.2 总体方框图欢迎下载精品学习资源三、详细设计3.1 数字钟的基本工作原理：3.1.1 时基 T 产生电路数字钟以其显示时间的直观性、走时精确性作为一种计时工具，数字钟的基本组成部分别不开计数器，在把握规律电路的把握下完成预定的各项功能；由晶振产生的频率特殊稳固的脉冲，经整形、稳固电路后，产生一个频率为 1Hz 的、特殊稳固的计数时钟脉冲；3.1.2 调时、调分信号的产生由计数器的计数过程可知，正常计数时，当秒计数器（60 进制）计数到 59时，再来一个脉冲，就秒计数

6、器清零，重新开头新一轮的计数，而进位就作为 分计数器的计数脉冲，使分计数器计数加1；现在我们把电路稍做变动：把秒计数器的进位脉冲和一个频率为2Hz 的脉冲信号同时接到一个 2 选 1 数据选择器的两个数据输入端，而位选信号就接一个脉冲按键开关，当按键开关不按下 去时（即为 0），就数据选择器将秒计数器的进位脉冲送到分计数器，此时， 数字钟正常工作；当按键开关按下去时（即为1），就数据选择器将另外一个2Hz 的信号作为分计数器的计数脉冲，使其计数频率加快，当达到正确时间时，松开按键开关，从而达到调时的目的；调剂小时的时间也一样的实现；3.1.3 计数显示电路由计数部分、数据选择器、译码器组成，是

7、时钟的关键部分；1、计数部分：由两个 60 进制计数器和一个 24 进制计数器组成，其中 60进制计数器可用 6 进制计数器和 10 进制计数器构成； 24 进制的小时计数同样可用 6 进制计数器和 10 进制计数器得到：当计数器计数到24 时，“ 2”和“ 4”同时进行清零，就可实现 24 进制计数；2、数据选择器： 84 输入 14 输出的多路数据选择器，由于本试验用到了8个数码管（有两个用来产生隔离符号）；3、译码器：七段译码器；译码器必需能译出，由试验二中译码器真 值表可得：字母 F 的 8421BCD码为“ 1111”，译码后为“ 1000111”，现在如欢迎下载精品学习资源果只译出

8、，即字母 F 的中间一横，就译码后应为“ 0000001”，这样，在数码管上显示的就为；3.2 设计思路依据系统设计要求 ,系统设计接受自顶向下设计方法,由时钟分频部分、计时部分、按键部分调时部分和显示部分五个部分组成；这些模块都放在一个顶层文件中；1） 时钟计数：第一下载程序进行复位清零操作,电子钟从 00：00：00 计时开头； sethour可以调整时钟的小时部分 , setmin 可以调整分钟 ,步进为 1；由于电子钟的最小计时单位是 1s,因此供应应系统的内部的时钟频率应当大于 1Hz,这里取 100Hz；CLK端连接外部 10Hz 的时钟输入信号 clk；对 clk 进行计数,当

9、clk=10时,秒加 1,当秒加到 60 时,分加 1；当分加到 60 时,时加 1；当时加到 24 时,全部清 0,从新计时；用 6 位数码管分别显示“时”、“分”、“秒”,通过 OUTPUT 6 DOWNTO 0 上的信号来点亮指定的LED七段显示数码管；2） 时间设置：手动调剂分钟、小时，可以对所设计的时钟任意调时间，这样使数字钟真正具有使用功能；我们可以通过试验板上的键7 和键 4 进行任意的调整，由于我们用的时钟信号均是1HZ 的，所以每 LED 灯变化一次就来一个脉冲，即计数一次；3） 清零功能：reset 为复位键，低电平常实现清零功能，高电平常正常计数；可以依据我们自己任意时间

10、的复位；3.3 设计步骤3.3.1 工程建立及存盘1. 打开 Quartus，单击“ File”菜单，选择File New Project Wizard ，对话框如下：分别输入工程的工作路径、工程名和实体名，单击Finish ；欢迎下载精品学习资源2. 单击“ File”菜单，选择 New，弹出小对话框，双击“ VHDL File，即选中了文本编辑方式；在显现的“ Vhdl1.vhd”文本编辑窗中键入 VHDL 程序，输入完毕后，选择 FileSave As，即显现“ Save As”对话框；选择自己建立好的存放本文件的目录，然后在文件名框中键入文件名，按“Save”按钮；3. 建立工程工程，

11、在储存VHDL文件时会弹出是否建立工程的小窗口，点击“ Yes”确定；即显现建立工程工程的导航窗口，点击“Next ”，最终在显现的屏幕中分别键入新工程的工作路径、工程名和实体名；留意，原理图输入设计方法中，存盘的原理图文件名可以是任意的，但VHDL程序文本存盘的文件名必需与文件的实体名一样，输入后，单击“Finish ”按钮；3.3.2 工程工程的编译单击工具条上的编译符号开头编译，并随着进度不断变化屏幕，编译完成后的屏幕如以下图：欢迎下载精品学习资源3.3.3 目标芯片的选择选择菜单 Assignments选项的下拉菜单中选择器件 Device，如图所示：在弹出的对话框中的 Family

12、（器件序列栏）对应的序列名， EP1C3对应的是 Cyclone系列；在 Available Devices里选择 EP1C3T144-C8 有时需要把Show advanced devices的勾消去，以便显示出全部速度级别的器件 ；留意： 所选器件必需与目标板的器件型号完全一样；欢迎下载精品学习资源在图中，单击“ Device and Pin Options”，在弹出的“ Device and Pin Options”窗口中，单击“ Unused Pins ”标签；选择“ As output driving an unspecified signal”（由于学习机的“ FPGA”具有很多功

13、能，为了防止使用引脚对其它器件造成影响，保证本系统牢靠工作，将未使用引脚 设定为输出不定状态）后，单击确定后，无误后单击“OK”；3.3.4 时序仿真建立波形文件：选择 FileNew，在 New窗中选中“ Other File”标签；在显现的屏幕中选择“ Vector Waveform File”项显现一新的屏幕；在显现的 新屏幕中，双击“ Name”下方的空白处，弹出“ Insert Nod or Bus”对话框，单击该对话框的“ Node Finder ”；在屏幕中的 Filter中选择 Pins ，单击“ List ”；而后，单击“ ”，全部输入 / 输出都被拷贝到右边的一侧，这些正是

14、我们期望的各个引脚，也可以只选其中的的一部分，依据实际情形准备；然后单击屏幕右上脚的“OK”；在显现的小屏幕上单击“ OK”；设定仿真时间宽度；选择 Edit End time 选项，在 End time 选择窗中选择适当的仿真时间域，以便有足够长的观看时间；波形文件存盘；选择 File Save as 选项，直接存盘即可；运行仿真器；在菜单中选择项，直到显现，仿真终止；欢迎下载精品学习资源未曾编辑的仿真波形仿真波形3.3.5 引脚锁定将设计编程下载进选定的目标器件中，如EPF10K1，0 作进一步的硬件测试，将设计的全部输入输出引脚分别与目标器件的EPF10K10的部分引脚相接， 操作如下：

15、1. 选择 Assignments Assignments Editor ,即进入 Assignments Editor编辑器；在 Category栏选择 Pin ，或直接单击右上侧的 Pin按钮；2. 双击 TO 栏的 new, 在显现的的下拉栏中选择对应的端口信号名 如D0 ；然后双击对应的栏的 new, 在显现的下拉栏中选择对应的端口信号名的期间引脚号；3. 最终储备这些引脚锁定信息后，必需再编译（启动）一次，才能将引脚锁定信息编译进编程下载文件中；此后就可以预备将编译好的SOF 文件下载到试验系统的 FPGA中去了；欢迎下载精品学习资源引脚锁定3.3.6 硬件测试1. 第一将下载线把运

16、算机的打印机口与目标板（如开发板或试验板）连接好，打开电源，选择模式 7；2. 打开编辑窗和配置文件；选择，弹出一个编辑窗；在Mode栏中选择JTAG，并在选项下的小方框打勾；留意核对下载文件路径与文件名；假如文件没有显现或者出错，单击左 Add file侧按钮，手动选择配置文件clock sof ；3. 最终单击下载标符 Start ，即进入对目标器件 FPGA 的配置下载操作；当Progress显示 100%，以及在底部的处理栏中显现 Configuration Succeeded时，表示编程成功，如以下图；留意，假如必要时，可再次单击Start，直至编程成功；欢迎下载精品学习资源4. 下

17、载完成后，通过硬件测试进一步确定设计是否达到全部的技术指标， 如未达到，可逐步检查，哪部分显现问题；假如是代码显现问题，须修改代 码；如是时序波形图有问题，须重新设置；3.3.7 试验结果试验箱使用模式 7，键 8 为复位按键，键 8 为 1 时正常工作；键 4 设置小时，键 7 设置分钟；下载成功后，按下键 8，及使六个 LED复位清零，显示数秒的自动计时， 可以通过 4 键设置小时数， 7 键设置分钟数；当秒数满 60 就进一位，分钟数满60 进一位，当显示为 23:59:59 时，秒数在加一就显示00:00:00，之后从新计时；四、设计总结通过这次课程设计，我进一步加深了对电子设计自动化

18、的明白；并进一步娴熟了对 QuartusII 软件的操作；在编写程序的过程中，遇到了很多问题，使我发觉自己以前学习上存在的不足；通过与同学探讨和请教老师，最终把问题都解决了，并加深了对数字时钟原理和设计思路的明白；同时也把握了做课程设计的一般流程，为以后的设计积存了确定的体会；做课程设计时，先查阅相关学问，把原理吃透，确定一个大的设计方向，在按 照这个方向分模块的把要实现的功能用流程图的形式呈现；最终参照每个模块 把输入和输出引脚设定，运用我们所学的VHDL语言进行编程；总之，通过这次的设计，进一步明白了 EDA技术，收成很大，对软件编程、排错调试、相关仪器设备的使用技能等方面得到较全面的锤炼

19、和提高；欢迎下载精品学习资源在此，也感谢康老师的尽心指导，使自己学到了很多东西！五、附录5.1 VHDL源程序Alert 模块LIBRARY IEE；EUSE IEEE.STD_LOGIC_1164.；ALLUSE IEEE.STD_LOGIC_UNSIGNED；.ALLENTITY alert IS PORTclk:IN STD_LOG；ICdain:IN STD_LOGIC_VECTOR6 DOWNT；O 0speak:OUT STD_LOG；IClamp:OUT STD_LOGIC_VECTOR2 DOWNT；O 0END alert；ARCHITECTURE fun OF alert

20、ISSIGNAL count:STD_LOGIC_VECTOR1 DOWNT；O 0 SIGNAL count1:STD_LOGIC_VECTOR1 DOWNT；O 0 BEGINspeaker:PROCESSclk BEGIN-speak=count11； IFclkevent and clk=1THEN IFdain=0000000THENspeak=10THEN欢迎下载精品学习资源count1=00； ELSE-count1 为三进制加法计数器欢迎下载精品学习资源count1=count1+1；END IF； END IF； END IF；END PROCESS spea；ker-spe

21、ak=count10；欢迎下载精品学习资源lamper:PROCESSclkBEGINIFrising_edgeclkTHEN IFcount=10THEN IFcount=00THENlamp=001；-循环点亮三只灯ELSIFcount=01THENlamp=010； ELSIFcount=10THENlamp=100； END ；IFcount=count+；1 ELSEcount=00； END ；IFEND I；FEND PROCESS lamp；er END fun；Hour 模块LIBRARY IEE；Euse IEEE.STD_LOGIC_1164.A；LLUSE IEEE.S

22、TD_LOGIC_UNSIGNED；.ALLENTITY hour IS PORTclk,reset:IN STD_LOG；ICdaout:out STD_LOGIC_VECTOR5 DOWNTO；0END ENTITY hou；r ARCHITECTURE fun OF hour ISSIGNAL count:STD_LOGIC_VECTOR5 DOWNT；O 0 BEGINdaout=count；PROCESSclk,reset BEGINIFreset=0THEN count=000000；-如 reset=0，就异步清零欢迎下载精品学习资源ELSIFclkevent and clk=1

23、THEN否-就-，如 clk 上升沿到欢迎下载精品学习资源IFcount3 DOWNTO 0=1001THEN如-个位计时恰好到 1001即 9 IFcount16#23#THEN-2进3制欢迎下载精品学习资源count=count+7；-如- else到 23D 就欢迎下载精品学习资源count=000000； END I；FELSIF count16#23#THENcount=count+1；-复-如-未-0到 23D，就 count 进 1欢迎下载精品学习资源ELSE否就- 清零count=000000；欢迎下载精品学习资源END I；F END I；F-END IF（count（ 3

24、DOWNTO 0）=1001）-END （IF reset=0）欢迎下载精品学习资源END PROCE；SSEND fun；Minute 模块LIBRARY IEE；EUSE IEEE.STD_LOGIC_1164.；ALLUSE IEEE.STD_LOGIC_UNSIGNED；.ALLENTITY minute IS PORTclk,clk1,reset,sethour:IN STD_LOG；ICenhour:OUT STD_LOG；ICdaout:OUT STD_LOGIC_VECTOR6 DOWNT；O 0END ENTITY minute； ARCHITECTURE fun OF mi

25、nute ISSIGNAL count :STD_LOGIC_VECTOR 6 DOWNT；O 0SIGNAL enhour_1, enhour_2: STD_LOG；IC-enmin_1 为 59 分时的进位信号欢迎下载精品学习资源BEGIN-enmin_由2 daout=count；enhour_2= sethour and clk1；clk 调制后的手动调时脉冲信号串-sethour 为手动调时把握信号，高电平有效欢迎下载精品学习资源enhour= enhour_1 or enhour_2；PROCESSclk,reset,sethour BEGIN欢迎下载精品学习资源IFreset=0

26、 THEN 如- count=0000000；reset 为 0，就异步清零欢迎下载精品学习资源ELSIFclkevent and clk=1THEN否-就，如 clk 上升沿到IFcount 3 DOWNTO 0 =1001THEN如-个位计时恰好到 1001 即 9IFcount 16#60# THEN 又-如 count 小于 16#60#，即 60 IFcount=1011001 THEN又- 如已到 59D欢迎下载精品学习资源enhour_1=1；-就置进位为 1欢迎下载精品学习资源count=0000000； ELSE-count 复 0欢迎下载精品学习资源count=count+

27、7； -如 count 未到 59D，就加 7，即作 加 6 校正欢迎下载精品学习资源END I；F ELSE-使前面的 16#60#的个位转变为 8421BCD的容量欢迎下载精品学习资源count=0000000；-count 复 0（有此句，就对无效状态电路可自启动）欢迎下载精品学习资源END I；F-END I（Fcount16#60#）欢迎下载精品学习资源ELSIF count 16#60# THENcount=count+1； -如 count16#60#就 count 加 1欢迎下载精品学习资源enhour_1=0 after 100 n；s ELSE-没有发生进位欢迎下载精品学习

28、资源count=0000000； -否就，如 count 不小于 16#60# count 复 0END I；F-END IF（count（3 DOWNTO 0） =1001）END IF； -END IF（reset=0） END proces；sEND fun；Second模块LIBRARY IEE；EUSE IEEE.STD_LOGIC_1164.；ALLUSE IEEE.STD_LOGIC_UNSIGNED；.ALLENTITY second ISPORT clk,reset,setmin:STD_LOG；IC enmin:OUT STD_LOG；ICdaout:OUT STD_LOG

29、IC_VECTOR6 DOWNT；O 0END ENTITY secon；d ARCHITECTURE fun OF second ISSIGNAL count:STD_LOGIC_VECTOR6 DOWNT；O 0SIGNAL enmin_1,enmin_2:STD_LOG；IC -enmin_1 为 59 秒时的进位信号欢迎下载精品学习资源BEGIN-enmin_由2 daout=count；enmin_2=setmin and clk；clk 调制后的手动调分脉冲信号串-setmin 为手动调分把握信号，高电平有效欢迎下载精品学习资源enmin=enmin_1 or enmin_2； -

30、enmin 为向分进位信号PROCESSclk,reset,setmin BEGINIFreset=0THEN count=0000000；-如 reset 为 0，就异步清零欢迎下载精品学习资源ELSIFclk event and clk=1then 否- 就，如 clk 上升沿到IFcount3 downto 0=1001then-如个位计时恰好到 1001 即 9IFcount16#60#then -又- 如 count 小于 16#60#,即 60HIFcount=1011001then-又如已到 59Denmin_1=1； count=0000000；-就置进位为 1 及 count

31、 复 0ELSE 未-到 59Dcount=count+7； -就加 7，而+7=+1+6，即作 加 6 校正 END I；F欢迎下载精品学习资源ELSE如-count 不小于 16#60#（即 count 等于或大于 16#60#）欢迎下载精品学习资源count=0000000；-count 复 0END I；F-END （IFcount16#60#）ELSIFcount16#60#then 如-个位计数未到 1001 就转此句再判count=count+1；-如 count16#60#就 count 加 1 enmin_1=0after 100 ns； -没有发生进位欢迎下载精品学习资源ELSE否-就-，如 count 不小于 16#60#欢迎下载精品学习资源count=0000000；-就 count 复 0END I；F-END （IF count（3 DOWNTO 0）=1001 ）END IF；-END （IFreset=0） END PROCES；SEND fun；欢迎下载精品学习资源5.2 配置符号图欢迎下载