2022年FPGA简单银行前台的输入密码识别控制器的设计方案.docx

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1、精品学习资源欢迎下载精品学习资源的银行前台密码验证设计规范院系名称：电子工程学院专业班级：微电子 0901学 号：04094034同学姓名：张强指导老师：黄海生时 间2021-6-18目 录1. 任务错误！未定义书签；2. 目的错误！未定义书签；3. 使用环境 错误！未定义书签；4. FPGA 课程设计详细内容 错误！未定义书签；4.1 技术规范 错误！未定义书签；基 于FPGA欢迎下载精品学习资源4.1.1 总体描述 错误！未定义书签；4.1.2 结构框图 错误！未定义书签；4.1.3 引脚描述 错误！未定义书签；4.2 设计方案 错误！未定义书签；4.2.1 顶层方案设计 错误！未定义书签

2、；4.2.2 顶层模块划分 错误！未定义书签；4.3 功能验证方案 错误！未定义书签；4.4 电路设计及功能仿真报告 错误！未定义书签；4.5 综合及布局布线报告和引脚分布报告 错误！未定义书签；4.6 硬件测试结果报告 错误！未定义书签；5.课程设计的心得体会 错误！未定义书签；6.参考资料 101. 任务题目:基于 FPAG 的简易银行简洁银行前台的输入密码识别把握器的设计；主要任务 :基于 ALTERA的 FPGA 硬件的设计 ， 设计一个银行前台的输入密码识别把握器；此把握器可以输入账号和密码，通过和 已经设定好的账号和密码进行比较来判定输入的信息是否正确；此设计的任务为，完成用户的输

3、入，显示，校验；2. 目的（ 1）熟识并把握 FPGA 设计流程，包括技术规范定义，模块欢迎下载精品学习资源设计，功能仿真，综合，时序仿真，下载测试；（ 2）娴熟应用 quarterII9.0，Modelsim 等 EDA 工具完成 FPGA原型系统设计；（ 3）能够娴熟使用 FPGA 开发板3. 设计环境软件： quarterII9.0, Modelsim6.1f； 硬件环境： ALTERA 开发板；设备： PC 一台， USB 下载线， FPGA 开发板及电源；4. FPGA 课程设计的详细内容4.1 技术规范4.1.1 总体描述4.1.1 功能描述1) 输入三位用户名 答应输入 0-9

4、的数字任意三个 ；2) 如输入的用户名有效；答应输入密码，否就复位；3) 如用户名无效，设置一个红色的二极管灯亮，并且答应复位键，复位，重新输入用户名4) 校验用户名和密码，如用户名与密码相配，设置一个绿色二极管为亮；5) 如密码错误，设置一个红色二极管为亮；然后可以密码复位键复位，重新输入；4.1.2 功能模块欢迎下载精品学习资源输入数据模块校 验 密码 与 用户 名 模块输出显示结果模块图 1.总体结构图1.2 结构框图clk输 入data模块1602 lcd 显示模块reset缓冲储备数据表Clk数 据 比较器0反馈图二.详细模块结构图从模块结构图看，设计的主要分为三个模块；1. 输入显

5、示模块，即用户输入用户名称，将其显示在数码管上.欢迎下载精品学习资源2. 将输入的数据与，已经储备在 rom 上的有效用户进行校验；3. 假如用户名校验有效，答应输入密码，平且在数码管上显示其输 入结果，将输入的密码与已经储备在rom 的关联的用户进行校验；4. 将校验结果，用一个二极管来显示；4.2. 设计方案 ；4.2.1 顶层方案的设计顶层主要是对各个子模块进行调用与连接，顶层主要调用以下模块：1). 数码管的显示驱动模块；是输入的用户名能在数码管上显示；2). 用户名的有效校验模块；通过调用 rom 模块，来进行用户名的校验问题；关于 rom 模块的设计，原理：将用户名作为地址储备，将

6、有效的用户名的密码初始化为大于零的值，而将其他的都初始化为零；输入用户名即就是地址，来查找其值，判定用户的有效性问题；3). 密码校验模块在用户名有效的前提下，对所输入的密码进行校验，并将结果输入，用一个二极管来显示；密码的匹配问题；4.2.2. 顶层模块划分1.lcd 的驱动显示；欢迎下载精品学习资源1. 功能描述：使用户输入的用户名，或者密码能够在1602 上显示；2. 引脚的描述；引脚名称类型功能描述ClkInput系统时钟enableOutputLCD使能RsOutputLCD读使能R_WOutputLCD写使能DB0_7OutputLCD数据管脚DB0_7OutputLCD数据管脚D

7、B0_7OutputLCD数据管脚DB0_7OutputLCD数据管脚DB0_7OutputLCD数据管脚DB0_7OutputLCD数据管脚DB0_7OutputLCD数据管脚Lcd_blon Lcd_onoutput OutputLcd 管脚lcd2用户名校验；1.关于 rom 的设计引脚名称类型功能描述addrInput储备的用户名dataoutput储备用户密码，以及是否为有效的用户标识ClkInput时钟1. 功能描述，输入三位 0-9 的数字，依据输入的用户名，在rom 模块中读取相应的值，判读其值的大欢迎下载精品学习资源小，假如其值大于 0，就为有效用户，否就为无效用户；引脚名称

8、Switch Clk_1000 Code usersignSign_pluse3校验模块类型InputInput Input Input Output output功能描述开关的输入时钟输入 校验信号 校验信号 输出的数据时延信号1.功能描述如用户为有效用户时，清除lcd 的显示，输入密码，然后依据地址读取相应的密码，进行校验；2.引脚描述引脚名称Data_from_key Pluse_from_key Clk_1000类型inputinput Input功能描述输入的数据推迟信号 时钟2. 引脚描述ResetInput复位信号userInput校验信号CodeInput校验信号Data_to

9、_lcdOutput输出的数据Pluse_to_lcdOutput输出把握信号RsOutputLcd 的复位信号OkOutputLed 灯的信号欢迎下载精品学习资源Lcd 的显示时序图；4.3 功能验证方案欢迎下载精品学习资源总的验证方案；工程信号名预期结果实际结果Clk_50M时钟信号20ns同左Code密码校验高电平同左Reset复位信号60ns 高电平同左Switch按键信号下降沿同左RsLcd 复位高电平同左R_wLcd 读写低电平同左EnableLcd 使能端周期高低同左DB0_77 位数据509同左Lcd_onLcd 高电位509同左Lcd_blonLcd 低电位低电平同左Ok4.

10、4 功能仿真Led 显示高电平同左4.5 综合布局布线；结果比较欢迎下载精品学习资源4.5.1 引脚支配4.6 硬件测试报告测试良好，一般的功能即可实现；输入所储备的用户名和密码即可得到结果；5. 课程设计心得在这学期期开头，我们进行FPGA 课程设计；第一，老师给我们布置了如干个题目让我们练习，熟识fpga 的设计环境；通过此次 FPGA 课程设计，加深了对数字电路理论的懂得，锤炼了自己动手才能；将理论很好地与实际联系，对我来说更重要的欢迎下载精品学习资源是，我在这一课程设计过程中，始终坚持不懈的独立完成设计，虽然其中经常会遇到很多莫名其妙的问题，但经过自己认真的摸索后找到明白决方法，成功完

11、成了设计；另外，通过这次课程设计我熟识到了写文档的才能，写文档也是一项，这次的设计也锤炼了自己写文档才能，通过老师的指导我写出了一个自认为比较规范的报告1王金平. 数字系统设计与 verilog. 电子工业出版社 .2021.2夏宇文. Verilog数字系统设计教程 . 北京航空航天出版社 .20213杜慧敏.基于 verilog 的 FPGA 设计基础 .西安电子科技高校，2005.西安邮电高校电子工程学院系FPGA 课程设计过程考核表同学姓名张强班级/学号微电子 0901/34进行时间2021 年 6 月 18 日 2021 年 6 月 29 日与教案任务方案结合程度（ 10 分）学习内

12、容（20 分）与专业培养结合程度（ 6 分）其它（ 4 分）实践才能（ 10 分）成果鉴定接受单位评判（20 分）学习态度（ 6 分）学习纪律（ 4 分）报告鉴定（60 分）报告内容与实践过程紧密结合（ 15 分）报告内容与教案方案内容紧密结合（ 15 分）6. 参考资料欢迎下载精品学习资源报告质量 主题、结构、观点、规律、资料、字数30 分评阅老师姓名职称成果欢迎下载精品学习资源评语评阅老师签字年月日欢迎下载精品学习资源西安邮电高校电子工程学院系 FPGA 课程设计过程考核表同学姓名张强班级/学号微电子 0901/34承担任务试验室（单所在部门位）实施时间2021 年 6 月 18 日 20

13、21 年 6 月 29 日欢迎下载精品学习资源第一周依据老师给的课程设计要求写规范，在Modelsim 软件编写各个模块的程序代码和勉励，测试；欢迎下载精品学习资源详细内容欢迎下载精品学习资源其次周在 Quartus II 7.2 软件里进行后仿，查看布局布线，下到 DEII 开发板上进行硬件检测；写课程设计报告；欢迎下载精品学习资源欢迎下载精品学习资源指导老师（师傅）姓名黄海生职务或职称教授欢迎下载精品学习资源学习态度认真一般不认真指导老师（师傅）对同学的评判学习纪律全勤有时缺勤经常缺勤实践才能很强一般较差指导老师（师傅）对同学专业学问或社会指导老师（师傅）签字实践才能等情形的意见年月日欢迎下载