2022年EDA课程方案设计书多功能数字时钟报告.docx

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1、精品学习资源封面欢迎下载精品学习资源作者： PanHongliang仅供个人学习EDA （I）课程设计报告名称：多功能数字时钟欢迎下载精品学习资源指导老师： 姓 名：学 号：院 系：时 间：摘要：本文是基于 Altera公司出品QuartusII软件以及相应的试验平台完成的多功能数字计时器试验，使我们清楚地明白到我们身边的数字表的功能是怎样实现的；设计时接受了层次设计思想，功能逐级递加，并在封装时留有很多外围接口，以备增加其他新功能；试验主要包含三个主体时钟基本功能电路、闹钟电路、万年历电路；主体一：主要涉及模60 与模 24 计数器、动态显示把握电路、分频器主要整点报时电路，这些电路都是以模

2、块封装好的，以便其他电路调用；以计数器构成计时部件，通过分频器 分出的 1HZ 脉冲计时，调用动态显示电路显示，通过整点报时电路把握蜂鸣器；在计数器级联时接受内部同步外部异步的方式，但通过简洁的转变达到了同步的成效而且比同步仍牢靠；显示把握时为了节省资源接受动态原理，自编了VHDL语言的 24 选 4 数据选择器；主体二：主要涉及模60 与模 24 计数器、显示把握电路、14-7 同或门；以模60 与模24 计数器构成定时与储备电路，调用动态显示把握电路显示，通过14-7同或门和后续与门把握蜂鸣器；主体三：主要涉及模100、模 12 与模 30 计数器、动态显示电路；以计数器构成计时部件，调用

3、动态显示电路显示；欢迎下载精品学习资源最终由于功能中涉及的开关太多，我们接受了两种复用原理，给出了两种复用思想；关键字： 层次设计多功能数字时钟同步整点报时闹钟万年历VHDL 语言Summary:This text is according to Alteracompany s QuartusII sofwt are and homologous experiment terrace completed multi-function number timer experiment, make us clearly understand thefunction of number form ho

4、w carry out.While designing we adopted the layer designs thought, the function pursues class gradually increase, and stay a lot of outer circles to connect while sealing to pack to fully increase other new functions.The experiment mainly includes three corpuses-The clock basic function electric circ

5、uit, alarm clock electric circuit, ten thousand calendar electric circuits.Corpus one:Mainly involve a mold 60 with mold 24 count machine, dynamic state to show a control electric circuit, cent repeatedly machine , a little bit whole tell the time electric circuit,These electric circuits are all pac

6、ked with mold piece okay, for the purpose of other electric circuits adjust to use.With count machine composing to account parts, pass a cent repeatedly the machine divides of when the 1 HZ pulse accounts adjust to show that the electric circuit suggests and passes a little bit whole buzzer that tel

7、l the time an electric circuit control with the dynamic state.BE counting the way that the machine class adopted synchronously external different step in the inner part while uniting, but came to a synchronous effect through a simple change and than synchronously returned credibility.While showing a

8、 control for economizing a resources adoption dynamic state principle, from wove VHDL language of 24 choose 4 data selectors.Corpus two:Mainly involve a mold 60 with mold 24 count machine, show control electric circuit, 14-7 together or door.With mold 60 with mold 24 count machine composing in fixed

9、 time with saving electric circuit, adjust to show control electric circuit to suggest with the dynamic state, pass 14-7 together or door and follow-up and door control buzzer.Corpus three:Mainly involve a mold 100, mold 12 with mold 30 count a machine, dynamic state to show electric circuit.With co

10、unt the machine composing accounts parts, adjust to show that the electric circuit shows with the dynamic state.Finally because of too many switch involving in the function, we adopted 2 kinds to reply to use principle and gave 2 kinds reply to use thought.Key word: The layer designs、multi-function

11、digital clock、Synchronous 、A little bit whole tell the time, alarm clock、 ten thousand calendars, 、The language of VHDL目录欢迎下载精品学习资源一 设计说明4I 功能说明4II功能简介4III.开关功能介绍（两种方案）4二方案论证5I.总体方案分析5II.电路的工作原理6三 各子模块设计原理 8I 脉冲分频模块8II.时钟计时模块 包含校定和清零功能 10III显示把握电路14IV. 显示模块和计时模块结合18V. 整点报时模块18VI. 闹钟模块20VII.万年历模块24四

12、调试与仿真27I. 脉冲发生模块27II 计时电路28III.仿真29五论29结欢迎下载精品学习资源六试验感想30一设计说明I 功能说明：利 用 QuartusII软 件 设 计 一 个 数 字 钟 ， 对 设 计 电 路 进 行 功 能 仿 真 ， 并 下 载 到SmartSOPC试验系统中，可以完成00:00:00到 23:59:59的计时功能，并在把握电路的作 用下具有保持、清零、快速校时、快速校分、整点报时等功能；本电路在原有基础上进行了拓展，具备以下功能：. 能进行正常的时、分、秒计时功能； 锁死功能 - 锁死状态下时钟保持不变； .整 点 报 时 功 能 -当 时 钟 计 到 59

13、 53” 时 开 始 报 时 ， 在 59 53” , 59 55” ,59 57” 时报时频率为512Hz,59 59”时报时频率为 1KHz, ；. 清零功能 - 时钟计时电路和万年历电路； 快速校时，校分功能 - 校定时其他计时电路保持；闹表功能 - 定时精确到分，闹钟设计响一分钟，可关闭； 万年历 - 可显示 XX 年 XX月 XX日，可快速校定到正确的日期；II 功能简介本电路具有三种不同的工作状态（同步工作），可通过模式键进行切换（可通过LED1、LED2观看当前的模式）；a、正常计时状态（ K7、K8 都为一）：此状态下数码管显示当前的时间，K1 为校分开关， K2 为校时开关，

14、 K4 为清零开关，校分、校时都是以2HZ的信号进行快速到位的；b、闹表状态（ K7=1、 K8=0）：此状态下数码管显示当前闹定的时间，K1 为设定分钟的开关， K2 为设定小时开关，清零开关无用- K4 ；c、万年历状态（ K7=X、K8=1）：此状态下数码管显示当前的年月日，K1 为设定日期开关， K2 为设定月开关， K3 为设定年开关、 K4 为清零开关；d、锁死状态（ K5=0）：此状态下全部电路都保持原状态（不给电路送脉冲）；III.开关功能介绍（两种方案）欢迎下载精品学习资源各种操作的开关状态a. 简洁复用（便利，易操作，但开关太多7 个）K1K2K3K4K5K7K801010

15、101010101任意1锁死状态2校分状态3校时状态4时钟清零5设定闹钟分6设定闹钟时7设定万年历天8设定万年历月9设定万年历年10万年历清零b. 带计数器的复用通过上面的介绍我们可以清楚的看到电路总共有10种工作状态，但这里要把锁死状态单独考虑，所以总共我们就可以通过把握一个摸十或摸九的计数器，再把结果输送给一个数据支配器，在不同数值时把开关状态输送到不同的把握口，计数器数值可以通过LED 灯观测；这样我们总共使用三个开关就可以把握整个电路- 锁死键、模式键、把握键；（具体电路见下面分析）二方案论证：I. 总体方案分析：整个电路有三大主体电路：1.把握电路， 2. 脉冲电路， 3 ，功能电路

16、时钟电路第一要有输入脉冲，由于平台供应了脉冲发生器，就省去了脉冲发生器的设计，这里我们只需要设计一个分频器，得到我们需要的频率；时钟的计时范围是 00 ： 00 ： 00-23： 59 ： 59, 所以我们需要设计模六十和模二十四的计数器组成时钟计时电路；为了显示当前时钟时间，我们需要一个显示电路；校分、校时、清零电路只需要输入一些把握信号给时钟计时电路即可，当然这些把握信号是由开关供应的；要实现整点报时功能，一个报时把握电路是必不行少的；这是只含基本功能的时钟电路所包含的子电路；为了实现我们加入的闹钟功能，我们需要一个闹钟时间设定电路；闹钟时间保持电路；比较电路；蜂鸣器把握电路；闹表时间显示

17、电路；由于我们只含有一个数欢迎下载精品学习资源码显示器，一般状态下显示的是时钟，所以我们需要一个显示模式切换电路；万年历电路需要由计时电路供应计时脉冲，脉冲输送给一个由模30 、模 12 、模 100 级联而成计时电路；同样万年历电路需要一个时间调整电路、显示电路、显示模式切换电路；通过以上分析我们可以得到如下框架图：图 1电路结构图II. 电路的工作原理电路总图如下（电路进行了封装）：图 2电路总图第一由分频器把原先的48MHZ 的脉冲用进行分频得到1Khz 、 500hz 、 2hz 、1hz的脉冲； 1hz的脉冲送到时钟计时电路秒位的clk输入口；秒位的进位信号和2hz脉冲通过开关的选择

18、输送到分位电路的时钟输入口，前者用于正常计时，后者由于校分时；分位的进位信号和2hz脉冲通过开关的选择输送到时位电路的时钟输入口，前者用于正常计时，后者由于校时；把三个计数器的输出输送给一个24选 4 的数据选择器，六组分别为秒个位、秒十位、分个位、分十位、时个位、时十位；数据选择器输入信号由一个模八的计数器供应，这个模八的计数器的输出同时送给一 74138 译码器；数据选择器的输出送入 7447 段译码器的输入口， 74138 的的 输 出 由 于 选 择 显 示 器 的 位 ， 7447 的 输 出 用 于 段 的 显 示 ， 这 样 就 实 现 了 动 态 显示；至于整点报时电路我们把要

19、蜂鸣器响的时间通过卡诺图化简，得到最简的规律函数式，再把规律函数式通过电路实现，中意要求才把脉冲信号输送给蜂鸣器； 闹钟电路：第一通过选择是否向分位和十位电路送脉冲来设定时间，当两个电路都无脉冲就电路保持当前的数字，输出端上的电平不在转变，把这个电平信号与时钟计时电路中的对应位输送到一个双输入的同或门，再把14个与门的输出与起来，在与1khz的脉冲与其来送入蜂鸣器；闹表各位的动态显示原理与上面相同；万年历电路：其正常状态的脉冲是由时钟计数器时位的进位信号供应的，在调整日期时，时钟信号是通过开关选择一个2hz脉冲输送到各个电路时钟端的；清零开关的输入信号输送到各个计数器的清零端即可；万年历各位的

20、动态显示原理与上面相同；最终由于有三组输出信号要显示，我们通过显示模式把握开关选择要显示的状态信号；以上的各种状态下的把握键通过模式的选择进行了复用；模式状态切换的连个按键的输入同时输送到两个LED灯，通过观看灯的状态我们就可以判定当前的模式；三 各子模块设计原理I 脉冲分频模块平台供应应我们的是 48Mhz 的脉冲，由于电路的需要，我们要把 48Mhz的脉冲分频得到 1Khz（蜂鸣器、动态显示）、 500hz （蜂鸣器）、 2hz （快速调整）、 1hz （时钟计数） 的脉冲；欢迎下载精品学习资源电路结构图如下：图 3分频器电路结构图a. 三分频电路图 4本电路接受清零的方法把模16 的计数

21、器转换为模三的计数器，输出即为三分频后的脉冲；b.48 分频电路图 5把一个模 16 计数器和模 3 的计数器级联（ 163=48）即可得到模 48 的计数器，输出即为 48 分频后的脉冲；c.1000 分频电路图 6把三个模 10 的计数器级联起来（ 1010 10=1000），就可以得到一个1000 的分频器，由于做的是分频器考虑的主体是脉冲电平变化率的问题，对一个周期里电平什么时候转变要求并不是很严格，所以这里为了防止冒险未接受芯片的进位信号作为下一级芯片的时钟信号，而是接受把的值送到时钟端；分频器的总电路图：图 7最终从 48MHZ 的脉冲我们得到1Khz（蜂鸣器、动态显示）、500h

22、z （蜂鸣器）、 2hz（快速调整）、 1hz（时钟计数）的脉冲；其芯片封装结果如下：图 8II.时钟计时模块数字钟的计时电路包括秒位、分位、时位三部分；其中秒位与分位均为60 进制计时，时位为 24 进制计时；这样我们只需设计模60 和模 24 两种计数器即可；秒向分进位，分向时进位，这样把两个模60 和一个模 24 计数器级联就可以得到时钟的计时电路；a. 模 60 计数器电路图：图 9为了防止冒险我们接受同步的方法设计计数器1 、同步时钟； 2、同步置数 ；把进位信号送入使能端ENT（高电平有效），当第一片计数到1001（9）时， ENT 端变成高电平， 但 74160 是上升沿触发的，

23、此时clk无上升沿其次片不计数，当CLK 的上升沿到来，第一欢迎下载精品学习资源片回到 0000 状态，其次片计数器的值增加1；第一片要设计为模10 计数器，其次片要设计成模 6 计数器，由于 74160 本身就是模 10 计数器，所以第一片不要加别的把握电路；第二片我们把 Qc、 Qa与非起来送入同步置数端LDN，当其次片的计数值为0101（ 5）时， LDN 端低电平，但 74160 是同步置数的而且是上升沿有效，此时无上升沿不置数，当CLK 的上升沿到来第一片会到0000 状态，其次片置数为0000，这样计数器就实现了00000000-01011001 的计数范畴；与外部的联系我们设置了

24、6 个端口，一个输出端（进位信号），五个输入端（保持、清零、脉冲切换、脉冲一、脉冲二），下面对6 个端口一一分析：保持：我们把开关接到 ENP 端正常状态开关低电平，信号经过非门变成高电平，送入ENP（高电平有效）端， 当开关变成高电平常，ENP 端变成低电平，使能端无效此时停止计数，从而达到保持的目的；、清零：与保持端相像；脉冲1、脉冲 2、脉冲切换开关：当脉冲切换开关为低电平常 CLK2 与其与后为低电平，其非与CLK1 与后仍是 CLK1，两个与门的结果或起来为CLK1，当脉冲切换开关为高电平常，同样的分析此时选中CLK2进位端：把 Q1a、Q1d、Q2c、Q2a 与非后当做进位信号，及

25、计数值为01011001（ 59）时进位；为什么选用非信号在总时钟电路时在分析；封装后如下：图 10b. 模 24 计数器电路图：图 11其基本思路与模 60 相差无几，差别只是在置数时不同，第一片在0 20 连个阶段不要置数自己回 0 ，但计到 23 时要置为0，需要外部把握电路；所以我们要把Q1b、 Qa1、Q2b（00100011 23）与非起来，把此信号作为置数信号；封装后如下：图 12c. 时钟计数电路（包含把握电路）图 13计数电路：脉冲由分频器供应，外部的总电路接受的是异步计数法（但达到了同步的成效），把进位信号连接起来；秒位芯片CLC1接 1HZ脉冲 CLC2不接，分位芯片CL

26、C1接秒位的进位信号脉冲 CLC2 接 2HZ 脉冲 -用于校分，时位芯片CLC1 接分位的进位信号脉冲CLC2 接 2HZ 脉冲用于校时；由于进位信号是经过非后送出的，所以未到进位数值时为高电平，当达到进位制时低电平；当秒位为0 58 时， SCI 为高，当秒位为59 时， SCI 为低，此时显现下降沿，分的计数器不计数，当秒位由59变为 0 时， SCI 又变为高电平， 显现上升沿，触发分位的计数器，分位计数器加1 ，从而达到与同步计数方法相同的成效，而且不会显现冒险，这也就是为什么把原先的进位信号非后再送出的缘由，分向秒进位分析方法相同；把握电路：总共有三个外接开关清零、校分、校时；由于

27、校分和校时切换的是脉冲开关的颤抖可能被芯片误认为是计数脉冲，从而造成不稳固，所以在这两个开关上加了防抖动装置（ D 触发器）；欢迎下载精品学习资源图 14时钟端接的是2HZ 脉冲， D 触发器的功能是输入端是什么输出端便是什么，但需要上升沿去触发，没有上升沿即使输入端转变输出端也不变，当按下开关时发生颤抖（很短暂）这时无上升沿，输出端不转变，当开关稳固后而且上升沿也到来了输出端转变；为了达到消颤的目的同时又不造成开关的延时这里我们引入的脉冲是2HZ；清零：把开关直接接到三个计数器芯片的清零端即可；校分：开关值接到分位的K, 为了达到校分时其他的保持这里仍要把开关的值接到其他两个芯片的保持信号输

28、入端；校时：同校分的原理一样；由于秒位在校分和校时时都要保持，所以要把两个保持信号或其来；III显示把握电路结构图：欢迎下载精品学习资源电路图：图 15图 16欢迎下载精品学习资源电路原理：本电路完成的是动态显示，动态显示不同于以往的静态显示，所谓静态显示，即每一个数码管由单独的七段显示译码器驱动，如要显示N 位数，必需用 N 个七段显示译码器；和静态显示不同，动态显示使用数据选择器的分时复用功能，将任意多位数码管的显示驱动，由一个七段显示译码器来完成；这样即节省了器件，又提高了效率；主体是一个 24 选 4 的数据选择器，路选信号是由一个模8 计数器供应的，这样在一个周期里空余两个路选信号，

29、由于用的是动态原理，信号停留时间很短一个周期1/1000 秒， 这样人眼根本看不出；24 选 4 的输出送到7447 段译码器，以便在数码管上显示相应数值；模 8 计数器的输出同时送到位选把握电路，由一个74138 译码器构成，以便在任意时间只有一个位有效，这样在任意的一个时间段里由7447 供应段显信号， 74138 供应位显信号，从而达到动态显示的目的；这里只有 24 选 4 芯片是自己设计的，其他的软件都供应了；a.24 选 4 数据选择器的设计这里我们是自己依据试验参考书里的mux数据选择器的 VHDL语句编写的；语句如下：library ieee；use ieee.std_logic

30、_1164.all；/ 声明库entity MUX24 is port SL1,SL2,SL3,SL4:in std_logic；SH1,SH2,SH3,SH4:in std_logic；ML1,ML2,ML3,ML4:in std_logic；MH1,MH2,MH3,MH4:in std_logic；HL1,HL2,HL3,HL4:in std_logic；HH1,HH2,HH3,HH4:in std_logic；A1,A2,A3:in std_logic；D1,D2,D3,D4:out std_logic；/ 定义输入输出端口end MUX24；architecture P of MUX2

31、4 is欢迎下载精品学习资源围beginSL=SL1&SL2&SL3&SL4 ；SIGNAL SL:std_logic_vector3 downto 0；SIGNAL SH:std_logic_vector3 downto 0；SIGNAL ML:std_logic_vector3 downto 0；SIGNALMH:std_logic_vector3 downto 0；SIGNALHL:std_logic_vector3 downto 0；SIGNALHH:std_logic_vector3 downto 0；SIGNALD:std_logic_vector3 downto 0；SIGNAL

32、SEL:std_logic_vector2 downto 0；/定义数组范SH=SH1&SH2&SH3&S；H4 ML=ML1&ML2&ML3&M；L4 MH=MH1&MH2&MH3&；MH4 HL=HL1&HL2&HL3&HL；4 HH=HH1&HH2&HH3&H；H4欢迎下载精品学习资源SEL=A1&A2&A；3组/把相应的数值赋给对应的数欢迎下载精品学习资源with SEL select/用 SEL的值作为选择信号D=SL when 000,/SEL即输入 A1、A2、A3 为 000 时输出秒低位SH when 100,ML when 010,MH when 110,HL when 001,HH when 101,0000 when others；D1=D3；/把数组 D 的值赋给对应的输出端口D2=D2；D3=D1；D4Device”，点击“ Device and PinOption ”，选择“ Unused Pins ”页中“ Reser