2022年EDA课程方案设计书数字式竞赛抢答器.docx

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1、精品学习资源封面欢迎下载精品学习资源作者： PanHongliang仅供个人学习EDA技术欢迎下载精品学习资源课程设计报告二 0 一一年 06 月 30日欢迎下载精品学习资源目录1 课程设计目的 12 课程设计题目描述和要求 13 课程设计报告内容 24 总结145 参考资料141. 课程设计目的1、通过课程设计使同学能娴熟把握一种EDA软件（ MAX+plus2）的使用方法，能娴熟进行设计输入、编译、管脚支配、下载等过程，为以后进行工程实际问题的争论打下设计基础；2、通过课程设计使同学能利用 EDA软件（ MAX+plus2）进行至少一个电子技术综合问题的设计，设计输入可接受图形输入法或 V

2、HDL硬件描述语言输入法；3、通过课程设计使同学初步具有分析、查找和排除电子电路中常见故障的才能；4、通过课程设计使同学能独立写出严谨的、有理论依据的、实事求是的、文理通顺的字迹端正的课程设计报告；2. 课程设计题目描述和要求抢答器接通电源后，主持人将开关置于“清除”位置，抢答器处于禁止工作状态，编号显示器灭灯；抢答开头时，主持人将把握开关拨到“开头”位 置，扬声器给出声响提示，抢答器处于工作状态，这时，抢答器完成以下工 作：（1） 优先编码器电路马上辨论出抢答者编号，并由锁存器进行锁存，然后由译码显示电路显示编号；（2） 扬声器发出短暂声响，提示主持人留意；（3） 把握电路要对输入编码电路进

3、行封锁，防止其他选手再次进行抢 答；（ 4）当选手将问题回答完毕，主持人操作计分开关，计分电路接受十进制加 / 减计数器、数码管显示；本轮抢答完毕，主持人操作把握开欢迎下载精品学习资源关，使系统回复到禁止工作状态，以便进行下一轮抢答；设计框图欢迎下载精品学习资源抢答按钮优先编码电路锁存器译码显示电路电路欢迎下载精品学习资源欢迎下载精品学习资源主持人把握开关把握电路报警电路主电路欢迎下载精品学习资源预制计分电路译码电路显示电路扩展功能电路加分 减分图 1 抢答器总体框图由主体电路和扩展电路两部分构成，主体电路完成基本的抢答功能，即开头抢答后，当选手按动抢答键时，能显示选手的编号，同时能封锁输入电

4、路， 禁止其他选手抢答；扩展电路完成各选手的得分显示功能；3、课程设计报告内容3.1 总体设计电路3.2 模块设计和相应模块程序（一）抢答鉴别模块1、VHDL 源程序library ieee ；- 抢答鉴别模块use ieee.std_logic_1164.all； use ieee.std_logic_unsigned.all；entity qdjb isportrst,clk2:in std_logic；s0,s1,s2,s3:in std_logic；欢迎下载精品学习资源states:buffer std_logic_vector3 downto 0；tmp:out std_logic；

5、end qdjb ；architecture one of qdjb issignal st:std_logic_vector3 downto 0；begin p1:processs0,rst,s1,s2,s3,clk2 beginif rst=0 thentmp=0；st=0000；elsif clk2event and clk2=1 thenifs0=1orst0=1andnotst1=1orst2=1orst3=1 then st0=1；end if；ifs1=1orst1=1andnotst0=1orst2=1orst3=1 then st1=1；end if；ifs2=1orst2=

6、1andnotst0=1orst1=1orst3=1 then st2=1；end if；ifs3=1orst3=1andnotst0=1orst1=1orst2=1 then st3=1；欢迎下载精品学习资源end if ；tmp=s0 or s1 or s2 or s3；end if；end process p1；p2:processstates0,states1,states2,states3 beginif st=0000 then states=0000；elsif st=0001 then states=0001 ；elsif st=0010 then states=0010 ；e

7、lsif st=0100 then states=0011 ；elsif st=1000 then states=0100 ；end if ；end process p2 ；end one ；抢答鉴别模块图抢答鉴别模块用来精确直观地判定A、B、C、D、E、F 六组抢答者谁最先按下按钮, 并为显示端送出信号，通过数显和蜂鸣等途径使观众能够清楚地知道是哪一组抢答成功，是整个系统的核心部分；同时组别显示端为下一模块输入信号，以便利主持人为该组抢答成功者进行加减分的操作；（二）计时模块1、VHDL源程序library ieee；use ieee.std_logic_1164.all；欢迎下载精品学习资

8、源use ieee.std_logic_unsigned.all；entity js isportclk,rst,s,stop:in std_logic；warn:out std_logic；ta,tb:buffer std_logic_vector3 downto 0；end js ；architecture one of js is signal co:std_logic；beginp1:processclk,rst,s,stop,ta beginif rst=0 or stop=1 then ta=0000；elsif clkevent and clk=1 thenco=0；if s=1

9、 thenif ta=0000 thenta=1001；co=1 ；else ta=ta-1；end if；end if；end if；end process p1 ；p2:processco,rst,s,stop,tb beginif rst=0 or stop=1 then tb=0010；elsif coevent and co=1 thenif s=1 then欢迎下载精品学习资源if tb=0000 then tb=0011；else tb=tb-1；end if；end if；end if；end process p2 ；end one ；计时模块图在这个模块中主要实现抢答过程中的

10、计时功能，在有抢答开头后进行30 秒的倒计时，并且在 30 秒倒计时后无人抢答显示超时并报警；其中有抢答时钟信号clk2 ；系统复位信号 rst ；抢答使能信号 s；抢答状态显示信号 states ；无人抢答警报信号 warn；计时中止信号 stop ；计时十位和个位信号tb ，ta ；（三）数据选择模块1、VHDL源程序libraryieee；useieee.std_logic_1164.all；use ieee.std_logic_unsigned.all；use ieee.std_logic_arith.all；entity sjxz isport a,b,c: instd_logic_

11、vector3 downto 0；clk2,rst: instd_logic；s: out std_logic_vector1 downto 0；y: outstd_logic_vector3 downto 0 ；end sjxz ；architecture body_chooser of sjxz issignal count: std_logic_vector 1 downto 0；begin s=count；processclk2,rst beginifrst=0then count=10then欢迎下载精品学习资源count=00 ；else countyyynull；endcase；

12、end PROCES；Send body_chooser ；数据选择模块图在这个模块中主要实现抢答过程中的数据输入功能，输入信号 a3.0 、b3.0 、c3.0 ；计数输出信号 s；数据输出信号 y；计数脉冲 clk2 ，实现a、b、c 按脉冲轮番选通，在数码管上显示；（四）译码模块1、VHDL源程序LIBRARY IEEE；USE IEEE.STD_LOGIC_1164.AL；LUSE IEEE.STD_LOGIC_UNSIGNED.；ALL ENTITY YMQ ISPORTAIN4: IN STD_LOGIC_VECTOR3 DOWNTO；0 DOUT7: OUT STD_LOGIC_

13、VECTOR6 DOWNTO 0；END YM；QARCHITECTURE ART OF YMQ IS BEGINPROCESSAIN4BEGINCASE AIN4 ISWHEN 0000=DOUT7DOUT7DOUT7DOUT7DOUT7DOUT7DOUT7DOUT7DOUT7DOUT7DOUT7=000000；0END CASE ；END PROCES；SEND ARCHITECTURE A；RT译码模块图在这个模块中主要实现抢答过程中将BCD码转换成 7 段的功能；3、4 仿真及仿真结果分析抢答鉴别计时模块译码3.5 试验调试结果抢答鉴别模块仿真分析：当鉴别模块的清零信号CLR为高电平常

14、，无论 A、B、C、D 四组参赛者谁按下抢答按钮，系统输出均为零，同时组别显示端G 输出信号也显示为零；当清零信号 CLR为低电平常， A、B、C、D 四组参赛者谁先按下抢答按钮，组别显示 端就显示该组别的号码；假如C 组按下抢答按钮时，组别输出为0010，同时 C 组的显示灯被点亮；仿真图上显示的为A 先抢答，由于在 0-1.28微秒之间 A、欢迎下载精品学习资源C虽然都按抢答键，但 CLR为有效状态，所以在此时间段内的抢答无效；计分模块仿真分析：第一应当清楚，在计分器电路的设计中，按十进制进行加减分操作的，当 显现时钟信号上升沿 CLK 就可以完成对参赛者加减分操作；智能抢答器记分模块的仿

15、真时以加分操作为例；由仿真图3-10 可知以下情形：（1） ）系统设计过程中，当计分复位端RST=1 时，并且组别输入信号CHOS=0000其, 中的组别输入信号是抢答鉴别模块的输出信号，计分器复位，此时以上四组都不会产生加减分操作；（2） 然而当计分复位端RST=0 时，此时计分器可以计分；当CHOS=0001 时，组别显示为A 组，此时主持人利用计分器对A 组进行加减分操作；当CHOS=0010时，组别显示为 B 组，此时主持人就利用计分器对B 组进行加减分 操作；当 CHOS=0100时，组别显示为 C 组，此时系统对 C 组进行加减分操作； 当 CHOS=1000时，组别显示为 D 组

16、，此时对 D 组进行加减分操作；由仿真图可 知，当主持人按下系统复位键RST 键时，使分数复位，每位设置的初始分数为100 分；当 CHOS=100时0 ，即 D抢答成功时，加分键ADD输入四个脉冲， DD1加到 4，说明加分成功，成果变为140 分；其他抢答者抢答成功后的加分操作与此相同；减分的仿真与此类似，由于是以加法实现，本质与加分相同，当计分复位端 RST=0 时，可以计分；由仿真图可知，初始成果均为100 分；当CHOS=1000时，即 D 抢答成功时，减分键 SUB输入四个脉冲， DD1加到 4，说明减分成功，成果变为 60 分；其他抢答者抢答成功后的减分操作与此相同；译码器模块仿

17、真分析：当 AIN4= 0000， DOUT7输出1111110,此时数码管显示0；当 AIN4= 0001， DOUT7输出0110000,此时数码管显示1；当 AIN4= 0010， DOUT7输出1101101,此时数码管显示2；当 AIN4= 0011， DOUT7输出1111001,此时数码管显示3；当 AIN4= 0100， DOUT7输出0110011,此时数码管显示4；当 AIN4= 0101， DOUT7输出1011011,此时数码管显示5；当 AIN4= 0110， DOUT7输出1011111,此时数码管显示6；当 AIN4= 0111， DOUT7输出1110000,此

18、时数码管显示7；欢迎下载精品学习资源当 AIN4= 1000， DOUT7输出1111111,此时数码管显示8；当 AIN4= 1001， DOUT7输出1111011,此时数码管显示9；4、总结智能抢答器的设计关键在于几个模块的设计要成功，即输入把握电路的设计，显示电路的设计，发生电路的设计和计时电路的设计；依据试验的要求来正确的设计电路，第一必需弄清楚抢答器的功能原理， 需要用什么样的电路或一些什么样的芯片来设计来实现，同时，如何来把握；把该试验分成一块一块分别实现，当有人抢答时，如何使其正确的计时；在试验的过程中，连接线路很重要；所以在试验时，线路的连接要仔细， 只要一不当心，连错了一根

19、线或多连一根抑或少连一根线，对于设计的进展都是比较困难的；特别是在线路较多的时候，犯下这种错误，意味着要铺张很多的试验时间；通过本次课程设计，使我更加的明白如何来设计一个试验，可以设计多种 方案，通过比较得出正确方案，使自己的思路更加的缜密；当然，本次试验使 我对数字电路、 VHDL语言有了进一步的熟识；同时，也明白了更多的芯片及其功能和模块电路的设计方法；再者，经过此次试验的设计画原理图，使我对MAX10软件有了进一步明白，操作也更加的娴熟；加强了自己的思维才能和动手设计的才能；参考书目1 谭会生， EDA ，西安电子电子科技高校出版社，2004 年2 谢自美主编电子线路设计试验测试华中科技

20、高校出版社3 赵世强、许杰等编电子电路EDA技术西安电子科技高校出版社版权申明本文部分内容，包括文字、图片、以及设计等在网上搜集整理；版权为潘宏亮个人全部This article includes some parts, including text,pictures, and design. Copyright is Pan Hongliangs personalownership.欢迎下载精品学习资源用户可将本文的内容或服务用于个人学习、争论或观看，以及其他非商业性或非盈利性用途，但同时应遵守著作权法及其他相关法律的规定，不得侵害本网站及相关权益人的合法权益；除此以 外，将本文任何内容或服

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