2022年EDA综合课程方案设计书-数字秒表.docx

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1、精品学习资源封面欢迎下载精品学习资源作者： PanHongliang仅供个人学习北 华 航 天 工 业 学 院EDA 技术综合设计欢迎下载精品学习资源课程设计报告报告题目：数字秒表作者所在系部：电子工程系作者所在专业：电子信息工程作者所在班级：B10211作 者 姓 名 ： 指导老师姓名：完 成 时 间 ：2021.12.13内 容 摘 要近几年 EDA技术进展特别快速，在将来的三至五年EDA技术会像单片机一样成为社会的主流；应用 VHDL语言设计数字系统，很多设计工作可以在运算机上完成，从而缩短了数字系统的开发时间；我们尝试利用 VHDL为开发工具设计数字秒表；秒表的规律结构较简洁，它主要由

2、十进制分频器、计数器、六进制计数器、数据选择器、和显示译码器等组成；在整个秒表中最关键的是如何获得一个精确的100HZ 计时脉冲，除此之外，整个秒表仍 需 有 一 个 启 动 信 号 和 一 个 清 零 信 号 ， 以 便 秒 表 能 随 意 停 止 及 启 动 ；秒表有共有 6 个输出显示，分别为百分之一秒、特别之一秒、秒、十秒、分、特别，所以共有6 个计数器与之相对应，6 个计数器的输出全都为BCD码输出，这样便与同显示译码器连接；关键词: VHDL ，数字秒表， QuartusII，时序仿真图；目 录一、试验目的1欢迎下载精品学习资源二、硬件要求1三、方案论证1四、模块说明 1分频器 1

3、六进制计数器2十进制计数器3把握选择器 4译码器 5蜂鸣器模块6五、整体连接图7六、试验步骤8七、试验结果8八、试验总结九、参考文献88三课程设计任务书课题名称秒表接口设计完成时间指导老师职称副教授同学姓名班 级2021.12 13B10211总体设计要求和技术要点欢迎下载精品学习资源总体设计要求： 通过本课程的学习使同学把握可编程器件、EDA开发系统软件、硬件描述语言和电子线路设计与技能训练等各方面学问；提高工程实践才能；学会应用 EDA技术解决一些简洁的电子设计问题；技术要点：1. 秒表有共有 6 个输出显示，分别为百分之一秒、特别之一秒、秒、十秒、分、特别，所以共有 6 个计数器与之相对

4、应，6 个计数器的输出全都为BCD 码输出，这样便与同显示译码器的连接；2. 开关设置秒表报警器，每10 秒钟，蜂鸣器鸣响1 声，发光二极管闪烁；当计时达60 分钟后，蜂鸣器鸣响10 声；工作内容准时间进度支配工作内容：在软件上编辑、编译程序，并仿真到达试验要求；进度支配；课下编写程序，并要求程序能通过编译仿真； 第十五周在试验箱上下载调试程序；验收；课程设计成果1. 与设计内容对应的软件程序2. 课程设计报告书3. 成果使用说明书4. 设计工作量要求欢迎下载精品学习资源一、 试验目的学习使用 VHDL 语言设计题目，把握 VHDL 语言的编程方法以及 EDA芯片的下载仿真；二、硬件要求（1）

5、 主芯片 EPF10K10LC84-；4（2） 蜂鸣器；（3）8 位八段扫描共阴极数码显示管；（4）二个按键开关（清零，开头 / 暂停）；三、方案论证signal counter:integer range 0 to 49999 ；begin processclk beginif clk=1 and clkevent thenif counter=49999 thencounter=0 ； q0= not q0 ；else counter=counter+1 ；end if ；end if ；end process；end a；欢迎下载精品学习资源2. 六计数器（ COUNT60）1图 1.分

6、频器的仿真波形欢迎下载精品学习资源数字秒表四、模块说明秒计时表控的制设电计路共化分为 6 个模块：计分时频电器路 （ cfp ），六计数器（ count6 显）示，电路十计数器（ count10 ），六选一选择器，译码器；下面具体分析各个模块的原理、内容和功能；1. 分频器 cfp能够实现对 10MHZ的 clk 时钟信号进行分频，从而得到冲信号控即制状10态0机hz 的脉冲信号；分图频电1路为分频器的仿计真数波器形图；library ieee ；use ieee.std_logic_1164.all ；0.01 秒的计数脉扫描电路七段译码器entity cfp isportclk: in s

7、td_logic ；q0: buffer std_logic ；end cfp； architecture a of cfp is十进制计数器六进制计数器系统组成框图能够实现 6 进制循环计数，功能是秒到分和分到时的进制计数；图2 为六欢迎下载精品学习资源计数器的仿真波形图library ieee ；use ieee.std_logic_1164.all ；use ieee.std_logic_unsigned.all ；entity count6 isport clk,clr,start:in std_logic；daout:out std_logic_vector3 downto 0 ；c

8、out:buffer std_logic ；end count6；architecture behave of count6 issignal temp:std_logic_vector3 downto 0 ；begin processclk,clrbeginif clr=1 then temp=0000；cout=0 ；elsif clkevent and clk=1 then if start=1thenif temp=0101 then temp=0000；cout=1 ；else temp=temp+1 ；cout=0 ；end if ；elsif start=0 then temp=

9、temp ；cout=cout ；end if ；end if ；end process；daout=temp ；end behave；图 2.六进制计数器的仿真波形3. 十进制计数器（ COUNT2）4能够实现 10 进制循环计数，实现 0.01 秒到 0.1 秒、0.1 秒到 1 秒、1 秒到 10 秒、一分到 10 分的进制计数，图 3 为十计数器的仿真波形图；library ieee ；use ieee.std_logic_1164.all ；use ieee.std_logic_unsigned.all ；entity count6 isport clk,clr,start:in s

10、td_logic；daout:out std_logic_vector3 downto 0 ；cout:buffer std_logic ；end count6；architecture behave of count6 issignal temp:std_logic_vector3 downto 0 ；begin欢迎下载精品学习资源processclk,clr beginif clr=1 then temp=0000；cout=0 ；elsif clkevent and clk=1 then if start=1thenif temp=0101 then temp=0000；cout=1 ；

11、else temp=temp+1 ；cout=0 ；end if ；elsif start=0 then temp=temp ；cout=cout ；end if ；end if ；end process；daout=temp ；end behave；欢迎下载精品学习资源4. 把握选择器图 3. 十进制计数器的仿真波形欢迎下载精品学习资源能够实现六路计数的循环选通即数码管将显示的数被循环选通，每一路对应一个数码管；其中的sel 为位选输出； 图 4 为其仿真波形；library ieee ；use ieee.std_logic_1164.all ；use ieee.std_logic_unsi

12、gned.all ；entity konhzhi isportclr,clk: in bit ；dain0,dain1,dain2,dain3,dain4,dain5: in std_logic_vector3 downto 0；sel: out std_logic_vector2 downto 0 ；daout: out std_logic_vector3 downto 0 ；end konhzhi ；architecture a of konhzhi issignal temp:integer range 0 to 5 ；beginprocessclk beginif clr=1 then

13、daout=0000 ；sel=000 ；temp=0 ；elsif clk=1and clkevent then if temp=5 then temp=0 ；else tempsel=000 ；daoutsel=001 ；daoutsel=010 ；daoutsel=011 ；daoutsel=100 ；daoutsel=101 ；daoutledledledledledledledledledledled=0000000 ；end case；end process；end a；图 5.译码器的仿真波形欢迎下载精品学习资源6. 蜂鸣器把握模块能够实现蜂鸣器的十声报警和十秒报警；librar

14、y ieee；use ieee.std_logic_1164.all； use ieee.std_logic_unsigned.all；entity fengming isportclk,I:in std_logic；q:out std_logic；end fengming ；architecture ar of fengming issignal n:integer range 0 to 20；signal q0:std_logic；begin processclk beginif clkevent and clk=1 thenif I=0 then q0=0；n=0；else if n=1

15、9 then q0=notq0；n=n+1；else q0=0；n=0；end if；end if；end if；end process ；q=q0；end ar ；五、数字秒表的整体连接图最将上述的模块综合到一起就可以实现功能；综合可以用一个元件例化，也可以用原理图连接；为了简洁我就直接连图 了；欢迎下载精品学习资源六、试验步骤图 6.综合连接示意图欢迎下载精品学习资源（1） ）安装 Quartus 软件，为本项设计建立文件夹；（2） ）输入设计工程的各个模块，存盘检查，编译并仿真至无误；（3） ）调用底层文件的各个模块，连接整体原理图，进行存盘检查，编译仿真至无误；欢迎下载精品学习资源（4

16、） ）将 PC机与试验箱进行连接选择器件并锁定引脚，然后进行编译下载；（5） ）依据锁定好的引脚进行连线，进行硬件测试，验证仿真和测试结果；七、试验结果通过硬件测试，得到如下测试结果：（1） ）秒表能够正确的计时，数码管能够正确显示时钟数字；（2） ）每十秒钟蜂鸣器响一声和 led 灯闪一下， 1 小时后蜂鸣器响十声；八、总结通过这次课设，对 VHDL语言的使用有了进一步的加强，对所用到的软件有了更加深刻的明白，这对我们以后的学习和工作有很大的帮忙；本试验综合性 较高，让我们学习到了怎么去下载程序，也懂得了时钟源的产生和时钟源的分 频原理，懂得 LED灯的循环显示原理，使得我们的学问更加丰富与

17、有用；课设期间也发觉了自己的很多不足，但是通过自己动手动脑，既增加了学问，有给 了专业学问的提升；九、参考文献1 李国洪、胡辉、沈明山 .EDA技术与试验 . 机械工业出版社， 20212 阎石数字电子技术基础（第五版）高等训练出版社，2006欢迎下载精品学习资源评 语指导老师评语及设计成果课程设计成果：指导老师： 日期：年月日版权申明本文部分内容，包括文字、图片、以及设计等在网上搜集整理；版权为潘宏亮个人全部This article includes some parts, including text,欢迎下载精品学习资源pictures, and design. Copyright is

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