2022年FPGA习题集及参考答案.docx

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1、精品学习资源欢迎下载精品学习资源一、 填空题习题集及参考答案欢迎下载精品学习资源1. 一般把 EDA 技术的进展分为个阶段；2. FPGA/CPLD 有如下设计步骤： 原理图 /HDL 文本输入、 适配、 功能仿真、 综合、编程下载、硬件测试，正确的设计次序是；3. 在 EDA 工具中，能完成在目标系统器件上布局布线的软件称为；4. 设计输入完成之后，应立刻对文件进行；5. 基于硬件描述语言的数字系统设计目前最常用的设计方法称为设计法；6. 将硬件描述语言转化为硬件电路的过程称为；7. IP 核在 EDA 技术和开发中具有特殊重要的位置，以HDL 方式供应的 IP 被称为IP；8. SOC 系

2、统又称为系统； SOPC 系统又称为系统；9. 将硬核和固核作为IP 核，而软核作为IP 核；10. IP 核在 EDA 技术和开发中具有特殊重要的位置，以 HDL 方式供应的 IP 被称为；11. HDL 综合器就是规律综合的过程，把可综合的VHDL/Verilog HDL转化成硬件电路时， 包含了三个过程，分别是、；12. EDA 软件工具大致可以由五个模块构成，分别是设计输入编辑器、 、和；13. 按仿真电路描述级别的不同，HDL 仿真器分为 仿真、仿真、仿真和门级仿真；14. 系统仿真分为、和；15. 仿真是对设计输入的标准检测，这种仿真通过只能表示编译通过，说明设计中意确定的语法标准

3、，但不能保证设计功能中意期望；16. 仿真是对综合后的网表进行的仿真，它验证设计模块的基本规律功能，但不带有布局布线后产生的时序信息，是理想情形下的验证；17. 仿真是布局布线后进行的后仿真，仿真时考虑了布线延时，和芯片实际的工作情形更加接近；18. 目前 Xilinx公司生产的 FPGA 主要接受了配置储备器结构；19. 描述测试信号的变化和测试工程的模块叫做；20. 现代电子系统设计领域中的EDA 接受的设计方法；21. 有限状态机可分为状态机和状态机两类；22. Verilog HDL中的端口类型有三类：、输入 /输出端口；23. Verilog HDL常用两大数据类型：、；24. FP

4、GA / CPLD设计流程为：原理图 /HDL 文本输入 综合 适配 编程下载 硬件测试；25. 是描述数据在寄存器之间流淌和处理的过程；26. 连续赋值常用于数据流行为建模，常以为关键词；27. Verilog HDL有两种过程赋值方式：和；28. timescale 1ns/100ps 中 1ns 代表， 100ps 代表；29. 将来的集成电路技术的进展趋势，把整上系统集成在一个芯片上去，这种芯片被称为；30. 从互连结构上可将PLD分为确定型和统计型两类；确定型结构的代表是，欢迎下载精品学习资源统计型结构代表是 ；31. CPLD 是由的结构演化而来的；32. FPGA 的核心部分是，

5、由内部规律块矩阵和四周I/O 接口模块组成；33. 把基于电可擦除储备单元的EEPROM或 Flash 技术的 CPLD的在系统下载称为，这个过程就是把编程数据写入E2CMOS 单元阵列的过程；34. 依据配置数据线数，器件配置可分为并行配置和串行配置两类；串行配置以为单位将配置数据载人可编程器件：而并行配置一般以为单位向可编程器件 载入配置数据；35. FPGA 的配置模式有从动串行模式、从动并行模式、主动串行模式、主动并行模式、以及模式；36. 可编程规律器件的配置方式分为和两类；37. VerilogHDL是在年正式推出的；38. 在 verilog HDL的 always 块本身是语句

6、；39. Verilog HDL中的 always 语句中的语句是语句；40. Verilog HDL供应了标准的系统任务，用于常用的操作；如显示、文件输入/输出等，系统函数前都有一个标志符加以确认；41. VerilogHDL很好地支持了 “自顶向下 ”的设计理念，即，复杂任务分解成的小模块完成后，可以通过的方式，将系统组装起来；42. Verilog HDL 模块分为两种类型：一种是 模块，即，描述某种电路系统结构， 功能，以综合或者供应仿真模型为设计目的；另一种是 模块，即，为功能模块的测试供应信号源勉励、输出数据监测；43. Verilog 语言中，标识符可以是任意一组字母、数字、 符

7、号和下划线符号的组合；44. state， State ，这两个标识符是同；45. assignc=ab. a： b 中，假设 a=3,b=2,就 c=; 假设 a=2,b=3,就 c=；46. 在 Verilog HDL的规律运算中，设A=4b1010，就表达式 A 的结果为47. 在 Verilog HDL的规律运算中，设a=2 ，b=0 ，就 a & b 结果为， a | b 结果为；48. 在 Verilog HDL的规律运算中，设a = 4 b1010， a 1 结果是；二、 EDA 名词说明1.ASIC ， 2.CPLD,3.FPGA,4.IC,5.LUT.6.PCB.7.RTL,

8、8.FSM,9.GAL,10.ISP,11.JATG, 12.PBD,13.BBD三、 选择题1. 任 Verilog HDL的端口声明语句中，用关键字声明端口为双向端口A ： inoutB ： INOUTC： BUFFERD ： buffer2. 用 Verilog HDL的 assign 语句建模的方法一般称为方法；A ：连续赋值B ：并行赋值C：串行赋值D：函数赋值3. IP 核在 EDA 技术和开发中具有特殊重要的位置，IP 是指；A ：学问产权B ：互联网协议C：网络地址D：都不是4. 在 verilog HDL的 always 块本身是语句A ：次序B ：并行C：次序或并行D：串行

9、5. 在 Verilog HDL的规律运算中， 设 A=8b11010001,B=8b00011001, 就表达式 “ A&B”的结果欢迎下载精品学习资源为A ： 8b00010001B： 8b11011001C： 8b11001000D： 8b001101116. 大规模可编程器件主要有FPGA 、CPLD 两类，以下对FPGA 结构与工作原理的描述中， 正确的选项是；A ： FPGA 是基于乘积项结构的可编程规律器件；B： FPGA 是全称为复杂可编程规律器件；C：基于 SRAM 的 FPGA 器件，在每次上电后必需进行一次配置；D：在 Altera 公司生产的器件中， MAX7000系列

10、属 FPGA 结构；7. 以下 EDA 软件中，哪一个不具有规律综合功能： ；A ： ISEB： ModelSimC： Quartus IID ： Synplify8. 以下标识符中， 是不合法的标识符；A ： State0B ： 9moonC： Not_Ack_0D ： signal9. 关于 Verilog HDL中的数字，请找出以下数字中最大的一个： ；A ： 8b1111_1110B ： 3o276C： 3d170D：2h3E10. 大规模可编程器件主要有 FPGA、CPLD 两类，以下对 CPLD 结构与工作原理的描述中， 正确的选项是 ；A ： CPLD 是基于查找表结构的可编程规

11、律器件； B ：CPLD 即是现场可编程规律器件的英文简称； C：早期的 CPLD 是从 GAL 的结构扩展而来；D ：在 Xilinx公司生产的器件中， XC9500 系列属 CPLD 结构；11. IP 核在 EDA 技术和开发中具有特殊重要的位置； 供应用 VHDL 等硬件描述语言描述的功能块，但不涉及实现该功能块的具体电路的 IP 核为 ；A ：瘦 IPB：固 IPC：胖 IPD ：都不是12. 不完整的 IF 语句，其综合结果可实现；A ： 时序规律电路B： 组合规律电路C： 双向电路 D： 三态把握电路13. CPLD 的可编程是主要基于什么结构；A ：查找表 LUT C： PAL

12、 可编程B： ROM 可编程D： 与或阵列可编程14. IP 核在 EDA 技术和开发中具有特殊重要的位置，以HDL 方式供应的 IP 被称为： A ： 硬 IPB ： 固 IPC： 软 IPD： 都不是；欢迎下载精品学习资源15. 设 a = 4b1010，b=4 b0001， c= 4b1xz0 就以下式子的值为1 的是欢迎下载精品学习资源A ： a bB： a = cC： 13 - a b16. 设 a=2 ， b=0，就以下式子中等于X 的是；A ： a & bB ： a | bC： .aD ： x & a17. FPGA 可编程规律基于的可编程结构基于；A ： LUT 结构B ： 乘

13、积项结构C： PLDD ：都不对18. CPLD可编程规律基于的可编程结构基于 ；A ： LUT 结构B ： 乘积项结构C： PLDD ：都不对19. 以下运算符优先级最高的是；A ： ！B： +C ： &D ： 欢迎下载精品学习资源20. 设 a = 1b1， b = 3b101， c = 4b1010 就 X= a ， b， c 的值的等于欢迎下载精品学习资源A ： 7b1101100B ： 8b 10101011C： 8b 11010101D ： 8b1101101021. 将设计的系统依据EDA 开发软件要求的某种形式表示出来，并送入电脑的过程， 称 为；A ：设计的输入B：设计的输出

14、C：仿真D：综合欢迎下载精品学习资源22. 一般把 EDA 技术的进展分为个阶段；A ： 2B： 3C：4D： 523. 设计输入完成之后，应立刻对文件进行；A ：编译B ：编辑C：功能仿真D：时序仿真24. VHDL 是在年正式推出的；A ： 1983B ：1985C： 1987D ：198925Verilog HDL是在年正式推出的；A ： 1983B ：1985C： 1987D ：198926. 基于硬件描述语言的数字系统设计目前最常用的设计方法称为设计法；A ：自底向上B：自顶向下C：积木式D：顶层27. 在 EDA 工具中，能将硬件描述语言转化为硬件电路的重要工具软件为；A ：仿真器

15、B ：综合器C：适配器D：下载器28. 在 EDA 工具中，能完成在目标系统器件上布局布线的软件称为；A ：仿真器B ：综合器C：适配器D：下载器29. 规律器件属于非用户定制电路；A ：规律门B ： PROMC： PLAD： GAL30. 可编程规律器件 PLD 属于电路；A ：半用户定制B：全用户定制C：自动生成D ：非用户定制31. 不属于 PLD 基本结构部分的是；A ：与门阵列B：输入缓存C：与非门阵列：或门阵列32. 任 Verilog HDL的标识符使用字母的规章是；A ：大小写相同B：大小写不同C：只答应大写D：只答应小写33. 操作符是 Verilog HDL预定义的函数命名

16、，操作符是由字符组成的；A ： 1B： 2C： 3D ：1 334. 在 Verilog HDL模块中， task 语句类似高级语言中的；A ：函数B：常数C：变量D：子程序35. 在 Verilog HDL模块中，函数调用时返回一个用于的值；A ： 表达式B：输出C：输入D：程序包36. Verilog HDL中的 always 语句中的语句是语句；A ： 串行 B ： 次序 C： 并行 D：次序或并行37. 嵌套的 if 语句，其综合结果可实现 ；A ：条件相与的规律 B ：条件相或的规律 C：条件相异或的规律 D：三态把握电路38. 嵌套的使用 if 语句，其综合结果可实现 ；A ：带优

17、先级且条件相与的规律电路 B ：双向把握电路C： 三态把握电路D ：条件相异或的规律电路39. 以下哪个 FPGA/CPLD 设计流程是正确的 ；A ：原理图 /HDL 文本输入 -功能仿真 -综合 - 适配 -编程下载 -硬件测试B：原理图 /HDL 文本输入 -适配 -综合 -功能仿真 -编程下载 -硬件测试C：原理图 /HDL 文本输入 -功能仿真 -综合 -编程下载 -适配 -硬件测试D：原理图 /HDL 文本输入 -适配 -功能仿真 - 综合 -编程下载 -硬件测试四、 简答题1. 简述 EDA 技术的进展历程？2. 什么是 EDA 技术？欢迎下载精品学习资源3. 在 EDA 技术中

18、，什么是自顶向下的设计方法？4. 自顶向下的设计方法有什么重要意义？5. 简要说明目前现代数字系统的进展趋势是什么？6. 简述现代数字系统设计流程；7. 简述原理图设计法设计流程；8. 简述原理图设计法设计方法的优缺点；9. 什么是综合？综合的步骤是什么？10. 什么是基于平台的设计？现有平台分为哪几个类型？11. 目前，目前数字专用集成电路的设计主要接受三种方式？各有什么特点？12. 什么是 SOC 技术含义是什么？什么是SOPC.13. SOPC 技术含义是什么？SOPC 技术和 SOC 技术的区分是什么？14. SOPC 技术是指什么？ SOPC 的技术优势是什么？15. 简要说明一下功

19、能仿真和时序仿真的异同；设计过程中假如只做功能仿真，不做时序仿真，设计的正确性是否能得到保证？16. 综合完成的主要工作是什么？实现Implement 完成的主要工作是什么？17. 主要的 HDL 语言是哪两种？ Verilog HDL语言的特点是什么？18. 简述堵塞赋值与非堵塞赋值的不同；19. 简述过程赋值和连续赋值的区分；20. 什么叫做 IP 核.IP 在设计中的作用是什么.21. 什么是 IP 软核，它的特点是什么？22. 依据有效形式将 IP 分为哪几类？依据功能方面的划分分为哪两类？23. 比较基于查找表的 FPGA 和 CPLD 系统结构和性能上有何不同.24. 什么是数据流

20、级建模？什么是行为级建模？25. timescale 指令的作用是什么；26. 接受 HDL 完成设计后，必需应用测试程序testbench对设计的正确性进行验证；测27. 什么是 FPGA ， CPLD ？他们分别是基于什么结构的可编程规律结构？28. CPLD 是基于什么结构的可编程规律器件？其基本结构由哪几部分组成；29. FPGA 是于什么结构的可编程规律器件？其基本结构由哪几部分组成；30. PLD 器件依据编程方式不同，可以分为哪几类？31. 说明编程与配置这两个概念；32. 说明 FPGA 配置有哪些模式，主动配置和从动配置的主要区分是什么？33. 为什么在 FPGA 构成的数字

21、系统中要配备一个PROM 或 E2PROM ？五、 程序补充完整1. 下面程序是一个 3-8 译码器的 VerilogHDL 描述，试补充完整；空 1 decoder_38out,inoutput7 ： 0 out; input2 ： 0 in; reg7 ： 0 out空 2inbegin空 3in3d0： out=8 b11111110;3d1： out=8 b11111101；欢迎下载精品学习资源3d2： out=8 b11111011;3d3： out=8 b11110111;3d4： out=8 b11101111;3d5： out=8 b11011111;3d6： out=8 b1

22、0111111;3d7： out=8 b01111111; endcase空 4空 52. 下面程序 4 位计数器的 Verilog HDL描述，试补充完整；空 1count4out ,reset,clkoutput3 ： 0 out;空 2reset,clk;reg3 ： 0 out;空 3posedge clk空 4ifreset out=0;elseout=out+1; end空 53. 下面程序描述一个时钟上升沿触发、同步复位的D 触发器，试补充完整；空 1 dflopd ， reset，clk ， q;input d ， clk; input reset; 空 2 q;regq；空

23、3 posedge clk ifresetq = 0;elseq = 空 4;空 54. 用下面测试平台对mux21u1 二选一选择器进行测试，试补充完整；空 11ns/100psModule 空 2;reg A ， B； reg SEL； wire C ；mux21u1 .aA ， .bB ， .sel SEL ， .cC;空 3beginA = 0;B = 0; SEL =0;#10 begin A=1;B=0;SEL=0; end #10 begin A=0;B=0;SEL=1;end欢迎下载精品学习资源#10 $空 4; end空 55. clock1 是周期为 20 的时钟， clo

24、ck_pshift 是 clock1 相移 ，试补充完整；空 1Gen_clock1 clock_pshift ， clock1 ;output clock_pshift ，clock1; reg clock1;wire clock_pshift; 空 2 T=20; parameter pshift=2;空 3clock1 =0; always# T/2 clock1=clock1;空 4#PSHIFT clock_pshift=clock1;空 56. 下面程序描述了 8 位移位寄存器，试补充完整；空 1 shifter 空 2,clr,dout;input din,clk,clr; ou

25、tput空 3dout; reg7 ： 0 dout;always posedge clk beginif 空 4dout= 8b0; elsebegindout = dout 1; dout0 = din; end空 5endmodule7. 下面程序描述了一个数据选择器MUX ，试补充完整；空 1muxdata_in1 ， data_in2， sel， data_out;inputdata_in1， data_in2; input 1 ： 0 sel;output data_out; always 空 2begincase空 32 b00： data_out = data_in1 data

26、_in2;欢迎下载精品学习资源2 b0：12 b1：0data_out = data_in1 | data_in2; data_out = data_in1 data_in2;欢迎下载精品学习资源2 b1：1data_out = data_in1;空 4：data_out =2 b；xx欢迎下载精品学习资源endcaseend空 58. 下面程序描述了一个返回两个数中的最大值的函数；试补充完整；空 1 3 ： 0 max;空 2 3 ： 0 a，b; begin欢迎下载精品学习资源max=a;max=b; 空 4空 5if 空 3else欢迎下载精品学习资源六、 程序改错1. 下面的中有 5

27、处错误，试找出错误并修改正确；第 1 行 module divide2 clk , clk_o, reset第 2 行 inputclk , reset;第 3 行 outputclk_o;第 4 行 wire in;第 5 行 wire out ;第 6 行 always posedge clk or posedge reset第 7 行 if reset 第 8 行 out = 0; 第 9 行 else第 10 行 out = in;第 11 行 assign in =out;第 12 行 assign clk_o = out;2. 下面的中有 5 处错误，试找出错误并修改正确；第 1

28、行 module dff8reset, d, q;第 2 行 input clk;第 3 行 input reset; 第 4 行 input7 ： 0 d; 第 5 行 output q;第 6 行 reg7： 0 q;第 7 行 initial posedge clk第 8 行 ifreset 第 9 行 q = 0; 第 10 行 else第 11 行 q =0;i=i-1第 10 行 outi=ai&bi;第 11 行 end欢迎下载精品学习资源第 12 行 alwayscode or a or b第 13 行 begin第 14 行 casecode欢迎下载精品学习资源第 15 行2

29、b0：0第 16 行2b0：1第 17 行2b1：0第 18 行2b1：1第 19 行 end第 20 行 endmodule;my_handa,b,c; c=a|b;c=a-b; c=a+b;欢迎下载精品学习资源6. 下面的中有 5 处错误，试找出错误并修改正确；第1行module mux4_1out,in0,in1,in2,in3,sel;第2行input out;第3行input in0,in1,in2,in3;第4行input sel;第5行reg out;第6行always 第7行casesel第8行2b01： out=in0; 第9行2b01： out=in1; 第10行2b10：

30、 out=in2; 第11行2b11： out=in3; 第12行default： out=2bx; 第13行endmodule7. 下面的中有 5 处错误，试找出错误并修改正确；第1行module encoder8_3none_on,outcode,a,b,c,d,e,f,g,h;第2行output none_on;第3行output3 ： 0 outcode; 第4行input a,b,c,d,e,f,g,h; 第5行reg3： 0 outtemp;第6行assign none_on,outcode=outtemp;第7行alwaysa or b or c or d or e or f o

31、r g or h第8行 ifhouttemp=4b0111; 第9行 else ifg outtemp=4b0110; 第10行 else iffouttemp=4b0101; 第11行 else ife outtemp=4b0100; 第12行 else ifd outtemp=4b0011; 第13行 else ifcouttemp=4b0010; 第14行 else ifb outtemp=4b0001; 第15行 else ifa outtemp=4b0000; 第16行 else ifouttemp=4b1000; 第17行 end第18行 endmodule8. 下面的中有 5 处

32、错误，试找出错误并修改正确；第1行module shifter;欢迎下载精品学习资源第2行input din,clk,clr;第3行output7 ： 0 dout;第4行reg7： 0 dout;第5行alwayposedge clk第6行if clrdout = 8b0;第7行else第8行begin第9行dout = dout 1;第10行dout0 = din;第11行end第12行endmodule七、 程序分析与设计1. 设计 7 人投票表决器，当大于等于4 票时输出为 1，否就为 0；2. 试描述一个具有循环左移和循环右移功能的8 位串入并出移位寄存器；3. 试描述一个能实现2

33、倍分频功能的模块；4. 试描述一个异步复位、二十进制的减法计数器；5. 试描述一个带进位输入、输出的4 位全加器，其中端口：A 、B 为加数， CIN 为进位输入， S 为加和， COUT 为进位输出；6. 试描述一个同步置数、同步清零的8 位加法计数器7. 分别用连续赋值和堵塞赋值方式描述的2 选 1 多路选择器；8. 用堵塞赋值方式描述移位寄存器；9. 用 for 语句实现 2 个位数相乘；10. 试描述 8 3 优先编码器；11. 试描述一个异步清0、异步置 1 的 D 触发器；12. 试描述一个 4 位并串转换器；13. 设计一个序列检测器 ,用于检测串行的二进制序列,每当连续输入三个

34、或三个以上的1 时,序列检测器的输出为1,其它情形下输出为0；1画出状态图2写出实现程序；14. 设计一个状态机实现在时钟clk 的把握下检测输入的串行数据是否为“ 110，”画出状态转 移图，并写出设计实现程序； 要求： 当串行数据是 “101”时，flag_out =1 ，否就 flag_out =0 ；15. 以以下图是一个含有下降沿触发的D 触发器的时序电路，试写出此电路的VerilogHDL设计程序；16. 依据 以下原理图写出相应的Verilog 程序；欢迎下载精品学习资源INPUTORDFFDFFDQDQOUTPUTINPUTxinyoutclk欢迎下载精品学习资源习题集解答一、

35、 填空题1.32. 3. 适配器 4. 编译 5. 自顶向下 6. 综合7. 软8. 片上系统 、可编程片上系统 9. 硬 、 软10. 软 IP11. 转化 、优化 、映射12. HDL 综合器、仿真器、适配器或布局、布线器 、下载器13. 系统级、行为级、RTL 级14. 行为仿真、功能仿真、时序仿真15. 行为 16. 功能17. 时序 18.SRAM 19.测试平台testbench20.自顶向下21.Mealy 、 Moore 22.输入端口、输出端口23.线网类型、寄存器类型24.功能仿真、时序仿真25.数据流级建模26.assign27.堵塞赋值、非堵塞赋值28.时间单位、时间精

36、度29.片上系统 SOC30.CPLD 、 FPGA 31.简洁 PLD 32.规律单元阵列LCA 33.编程34.Bit比特 、Byte 字节 35.JTAG36. 主动配置、从动配置37.198338.并行39.次序40. $ 41.调用也称例化 42.功能、测试43.$ 44.不同45. 3 、 346.8b010147. 0、148.4b0101二、 EDA 名词说明1. Application Specific Integrated Circuit，专用集成电路2. Complex Programmable Logic Device复杂可编程规律块3. Filed Programma

37、ble Gate Array现场可编程门阵列4. integrated circuit集成电路5. look up table查找表6. PrintedCircuitBoard印制电路板7. Register Transfer Level 寄存器传输级8. Finite State Machine 有限状态机9. Generic Array Logic可编程通用阵列规律10. 在系统编程11. 边界扫描测试是一种可测试结构技术12. Platform-Based Design基于平台的设计方法13. Block-Based design基于块的设计三、 选择题1-5A A A B A6-10C

38、 B B A D11-15D A D C A16-20D A B A D21 25 A B B A26 30 B B C A A31 35 C B D D A36 39 B A A A欢迎下载精品学习资源四、 简答题1. 答：1二十世纪 70 岁月，产生了第一代EDA 工具；2到了 80 岁月，为了适应电子产品在规模和制作上的需要，应运显现了以电脑仿真和自动布线为核心技术的其次代EDA 技术；390 岁月后，随着科学技术的进展，显现了以高级语言描述、系统级仿真和综合技术为特点的第三代EDA 技术；2. 答： EDA 技术就是以电脑为工具，设计者在EDA 软件平台上，对系统功能进行描述完成设计文件，然后由电脑自动地完成规律编译、化简、分割、综合、优化、布局、布线和 仿真，直至对于特定目标芯片的适配编译、规律映射和编程下载等工作；3.