2022年FPGA的高精度相位测量仪的设计方案.docx

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1、精品学习资源封面欢迎下载精品学习资源作者： PanHongliang仅供个人学习基于 FPGA的高精度相位测量仪的设计引言随着集成电路的进展，利用大规模集成电路来完成各种高速、欢迎下载精品学习资源高精度电子仪器的设计已经成为一种行之有效的方法；接受这种技术制成的电子仪器电路结构简洁、性能牢靠、测量精确且易于调试；本文接受 Altera CycloneII系列 FPGA器件 EP2C5，设计了高精度相位测量仪；测量相位差所需的信号源在FPGA内部运用 DDS原理生成，然后通过高速时钟脉冲运算两路正弦波过零点之间的距离，最终通过确定的运算电路得到最终相位值，测相精度为1；图 1 相位测量仪硬件结构

2、图图 2 基于 DDS的数字移信任号发生模块框图图 3 把握模块顶层原理框图图 4 相位测量模块原理框图系统硬件设计该基于 FPGA的相位测量仪，硬件组成包括FPGA、高速 DAC以及电压比较器等部分；其系统硬件结构如图1 所示；该测量仪由按键来预置正弦波的频率及相位；通过FPGA内部的把握模块来运算并产生正弦波所需的频率把握字和相位把握字，然后将把握字输入 DDS模块以产生波形数据输出，经10 位高速 DAC THS5651输出两路正弦波；在测相位差时，将图1 中移相正弦波输出分为两路，其中一路直接经电压比较器LM311 整形后输入测相模欢迎下载精品学习资源块；另外一路先通过被测电路，然后再

3、经电压比较器整形后输入测相模块，从而得到正弦波经被测电路后产生的相移；基于 FPGA的硬件电路设计DDS移信任号源设计DDS的基本原理是利用采样定理，通过查表法产生波形，本系统的移信任号发生模块如图 2 所示；图 2 中，加法器与寄存器级联构成相位累加器；通过时钟脉冲触发相位累加器，从而将频率把握字不断累加；相位累加器产生一次溢出，就完成一次周期性的动作，这个周期就是DDS合成信号的一个频率周期；用相位累加器输出的数据作为波形储备器的相位取样地址，把储备在波形储备器内的波形抽样值经查找表查出，从而完成相位到幅值的转换；然后将波形储备器的输出送到DAC，通过 DAC 将数字量形式的波形幅值转换成

4、合成频率的模拟波形；欢迎下载精品学习资源图 2 中 FWOR是D10 位频率把握字； PWOR是D10 位相移把握字，用欢迎下载精品学习资源来把握正弦信号输出的相移量； SINROM用来存放正弦波数据，有 10位数据线和 10 位地址线；其中数据文件是 MIF 文件 数据深度 1024, 数据类型为 10 进制数 ，可由 Matlab生成, 存放数据的单元接受定制 ROM的方法生成； POUT和 FOUT都为 10 位输出, 分别和两个高速DAC THS5651相连；把握模块的生成在产生波形的过程中 ,DDS 模块所需的频率和相位把握字由在欢迎下载精品学习资源FPGA内部编写的把握模块来给定；

5、把握模块的顶层原理框图如图3所示；图 3 中， B1、C10、D100、P1K分别为频率步进输入端； Re 为复位端； PW1、PW10分别为 110bcout为频率把握字运算模块 , 完成由频率步进值到二进制频率把握字的转换；cout360为相位输入运算模块 , 由相位输入端的脉冲输入运算出实际的移相值 0麀 359 ；add_data_rom 是存放相位把握字的ROM其, 数据文件是 MIF 文件, 内部 360 个地址值分别对应 0 麀 359南辔 , 每个地址中的数据为每个相位值对应的正弦波ROM的地址值；由于正弦波 ROM将一个波形分成了 1024 个点, 就 0 麀 359辔恢刀杂

6、 薙 INROM中的 360 个点；考虑到 1024/360=2.84 非整， 为了减小移相误差 , 提高移相精度，本设计中接受分段处理的方法， 将 360 个地址分成 60 组；第 15、30、45、60 组的 6 个地址中点与点之间的距离都为 3；其余各组前 5 点之间的点距为 3, 第 5 点与第6 点之间的点距为 2；相位测量模块设计原理本系统的相位测量接受由高速时钟脉冲测量两路波形过零点之间距离的方法；相位测量模块原理框图如图 4 所示；图 4 中， A、B 为两路方波输入， CLK 为 50MHz时钟输入， dfd2 块为下降沿触发的 2 分频模块； A、B 经 2 分频的目的是使

7、测相范畴由 0 麀 1800 麀 360 OR为异或门，其输出信号的欢迎下载精品学习资源脉宽为（ b-a ）；clxw为一高速计数器，通过25MHz的高频时钟来运算（ b-a ）的长度； fb360模块为倍乘模块，主要完成（b-a ） 360 的运算； bpsc 模块为分频模块，将 25MHz的时钟信号进行（ b- a） 360 倍的分频，使其输出信号脉宽为Tclk （ b-a ） 360（ Tclk 为 25MHz的时钟周期）； xwc 为相位差计数模块，通过 A 相输入脉冲，运算 Tclk b-a 360 的长度，然后完成（ b-a ） 360/a 的运算，进而得出相位差值输出，同时该模块

8、仍将测得的相位差值送到数码管显示；在对该模块进行仿真时，人为设定了频率为10KHz，相位差为 72；系统验证调试在整个系统的验证中 , 由外部按键通过把握模块来设定波形的频率和相位值，并通过将 DDS模块的输出端 FOUT和 POUT外接 10 位DAC THS5651来产生波形；通过在示波器观看两路波形发觉，波形比较稳固 , 频率与设定值一样；此外，为了测量DDS模块产生的移相是否正确，仍人为的通过相位输入端设定相移值，并将参考波形输出端和移相输出端输出的波形经整形后，用测相模块测量两路波形的相位差，通过硬件调试发觉测得的相位差与设定的相位差完全一样，从而证明白该系统是精确、稳固的；结语本系

9、统选用 Altera公司的 quartusII4.1作为硬件开发平台 , 并接受 VHDL语言进行电路设计；在设计中按功能划分模块，便利了调试与修改，且易于升级；同时，系统设计中仍较多接受了同步时欢迎下载精品学习资源序电路来实现各个进程模块的功能，从而有效防止了电路毛刺现 象；此外，在相位测量模块中，相位差计数块仍带有锁存功能，从而有利于输出的相位差值显示稳固；版权申明本文部分内容，包括文字、图片、以及设计等在网上搜集整理；版权为潘宏亮个人全部This article includes some parts, including text, pictures, and design. Copy

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