2022年eda数字式竞赛抢答器.pdf

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1、课程 EDA 技术课程设计题目数字式竞赛抢答器专业电子信息工程主要内容、基本要求、主要参考资料等主要内容：设计一个可容纳 6组参赛的数字式抢答器，当第一个人按下抢答按钮时，其他组的按钮不起作用。当主持人按下“复位”按钮，所有组的按键才可用。基本要求：1、设计一个可容纳 6组参赛的数字式抢答器，每组设一个按钮，供抢答使用。2、抢答器具有第一信号鉴别和锁存功能，使除第一抢答者外的按钮不起作用。3、设置一个主持人“复位”按钮。4、主持人复位后，开始抢答，第一信号鉴别锁存电路得到信号后，有指示精品资料 - - - 欢迎下载 - - - - - - - - - - - 欢迎下载 名师归纳 - - - -

2、 - - - - - -第 1 页，共 19 页 - - - - - - - - - - 灯显示抢答组别，扬声器发出2-3秒的音响。5、设置一个计分电路，每组开始预置100分，由主持人记分，答对一次加10分，答错一次减 10分。主要参考资料：1 潘松著 .EDA 技术实用教程 (第二版 ). 北京：科学出版社 ,2005.2 康华光主编 . 电子技术基础模拟部分 . 北京：高教出版社 ,2006.3 阎石主编 . 数字电子技术基础 . 北京：高教出版社 ,2003.完成期限指导教师专业负责人2011 年 3 月 7 日精品资料 - - - 欢迎下载 - - - - - - - - - - -

3、欢迎下载 名师归纳 - - - - - - - - - -第 2 页，共 19 页 - - - - - - - - - - 一、总体设计思想1. 基本原理抢答器接通电源后，主持人将开关置于“清除”位置，抢答器处于禁止工作状态，编号显示器灭灯。抢答开始时，主持人将控制开关拨到“开始”位置，扬声器给出声响提示，抢答器处于工作状态，这时，抢答器完成以下工作：（1）优先编码器电路立即分辨出抢答者编号，并由锁存器进行锁存，然后由译码显示电路显示编号；（2）扬声器发出短暂声响，提醒主持人注意；（3）控制电路要对输入编码电路进行封锁，避免其他选手再次进行抢答；（4）当选手将问题回答完毕，主持人操作计分开关，

4、计分电路采用十进制加/ 减计数器、数码管显示。本轮抢答完毕，主持人操作控制开关，使系统回复到禁止工作状态，以便进行下一轮抢答。2. 设计框图加分 减分主电优先译码显示主持人精品资料 - - - 欢迎下载 - - - - - - - - - - - 欢迎下载 名师归纳 - - - - - - - - - -第 3 页，共 19 页 - - - - - - - - - - 图 1 抢答器总体框图由主体电路和扩展电路两部分构成，主体电路完成基本的抢答功能，即开始抢答后，当选手按动抢答键时，能显示选手的编号，同时能封锁输入电路，禁止其他选手抢答。扩展电路完成各选手的得分显示功能。二、设计步骤和调试过程

5、1、总体设计电路2、模块设计和相应模块程序（一）抢答鉴别模块1、VHDL 源程序精品资料 - - - 欢迎下载 - - - - - - - - - - - 欢迎下载 名师归纳 - - - - - - - - - -第 4 页，共 19 页 - - - - - - - - - - library ieee;-抢答鉴别模块use qdjb is port(rst,clk2:in std_logic; s0,s1,s2,s3:in std_logic; states:buffer std_logic_vector(3 downto 0);tmp:out std_logic);end qdjb;arc

6、hitecture one of qdjb issignal st:std_logic_vector(3 downto 0);beginp1:process(s0,rst,s1,s2,s3,clk2) begin if rst=0 then tmp=0;st=0000; elsif clk2event and clk2=1 then精品资料 - - - 欢迎下载 - - - - - - - - - - - 欢迎下载 名师归纳 - - - - - - - - - -第 5 页，共 19 页 - - - - - - - - - - if (s0=1 or st(0)=1)and not( st(1

7、)=1 or st(2)=1 or st(3)=1 ) then st(0)=1; end if ; if (s1=1 or st(1)=1)and not( st(0)=1 or st(2)=1 or st(3)=1 ) then st(1)=1; end if ; if (s2=1 or st(2)=1)and not( st(0)=1 or st(1)=1 or st(3)=1 ) then st(2)=1; end if ; if (s3=1 or st(3)=1)and not( st(0)=1 or st(1)=1 or st(2)=1 ) then st(3)=1; end if

8、 ;tmp=s0 or s1 or s2 or s3;end if ;end process p1;p2:process(states(0),states(1),states(2),states(3) begin精品资料 - - - 欢迎下载 - - - - - - - - - - - 欢迎下载 名师归纳 - - - - - - - - - -第 6 页，共 19 页 - - - - - - - - - - if (st=0000) then states=0000; elsif (st=0001) then states=0001;elsif (st=0010) then states=00

9、10; elsif (st=0100) then states=0011;elsif (st=1000) then states=0100; end if; end process p2;end one;抢答鉴别模块图抢答鉴别模块用来准确直观地判断A、B、C、D、E、F六组抢答者谁最先按下按钮 , 并为显示端送出信号，通过数显和蜂鸣等途径使观众能够清楚地知道是哪一组抢答成功，是整个系统的核心部分。同时组别显示端为下一模块输入信精品资料 - - - 欢迎下载 - - - - - - - - - - - 欢迎下载 名师归纳 - - - - - - - - - -第 7 页，共 19 页 - - -

10、 - - - - - - - 号，以方便主持人为该组抢答成功者进行加减分的操作。（二）计时模块1、VHDL 源程序library ieee;use js is port(clk,rst,s,stop:in std_logic; warn:out std_logic; ta,tb:buffer std_logic_vector(3 downto 0);end js;architecture one of js issignal co:std_logic;beginp1:process(clk,rst,s,stop,ta) begin if rst=0 or stop=1 then ta=0000

11、;精品资料 - - - 欢迎下载 - - - - - - - - - - - 欢迎下载 名师归纳 - - - - - - - - - -第 8 页，共 19 页 - - - - - - - - - - elsif clkevent and clk=1 then co=0; if s=1 then if ta=0000 then ta=1001;co=1; else ta=ta-1; end if; end if; end if;end process p1;p2:process(co,rst,s,stop,tb) begin if rst=0 or stop=1 then tb=0010; e

12、lsif coevent and co=1 then精品资料 - - - 欢迎下载 - - - - - - - - - - - 欢迎下载 名师归纳 - - - - - - - - - -第 9 页，共 19 页 - - - - - - - - - - if s=1 then if tb=0000 then tb=0011; else tb=tb-1; end if; end if; end if;end process p2;end one;计时模块图在这个模块中主要实现抢答过程中的计时功能，在有抢答开始后进行30 秒的倒计时，并且在30 秒倒计时后无人抢答显示超时并报警。其中有抢答时钟信号c

13、lk2 ；系统复位信号 rst ；抢答使能信号 s；抢答状态显示信号states ；无人抢答警报信号 warn；计时中止信号 stop ；计时十位和个位信号tb，ta 。精品资料 - - - 欢迎下载 - - - - - - - - - - - 欢迎下载 名师归纳 - - - - - - - - - -第 10 页，共 19 页 - - - - - - - - - - （三）数据选择模块1、VHDL源程序library ieee;use sjxz is port (a,b,c: in std_logic_vector(3 downto 0);clk2,rst: in std_logic; s:

14、 out std_logic_vector(1 downto 0); y: out std_logic_vector(3 downto 0) ); end sjxz;architecture body_chooser of sjxz is signal count: std_logic_vector (1 downto 0); begin s=count; process(clk2,rst) begin精品资料 - - - 欢迎下载 - - - - - - - - - - - 欢迎下载 名师归纳 - - - - - - - - - -第 11 页，共 19 页 - - - - - - - -

15、- - if(rst=0)then count=10)then count=00; else countyyynull; end case; end PROCESS; end body_chooser;精品资料 - - - 欢迎下载 - - - - - - - - - - - 欢迎下载 名师归纳 - - - - - - - - - -第 12 页，共 19 页 - - - - - - - - - - 数据选择模块图在这个模块中主要实现抢答过程中的数据输入功能，输入信号a3.0、b3.0、c3.0；计数输出信号 s；数据输出信号 y；计数脉冲 clk2 ，实现 a、b、c 按脉冲轮流选通，在数码

16、管上显示。（四）译码模块1、VHDL源程序LIBRARY IEEE;USE YMQ IS PORT(AIN4: IN STD_LOGIC_VECTOR(3 DOWNTO 0); DOUT7: OUT STD_LOGIC_VECTOR(6 DOWNTO 0);END YMQ;ARCHITECTURE ART OF YMQ ISBEGIN精品资料 - - - 欢迎下载 - - - - - - - - - - - 欢迎下载 名师归纳 - - - - - - - - - -第 13 页，共 19 页 - - - - - - - - - - PROCESS(AIN4) BEGIN CASE AIN4 I

17、S WHEN 0000=DOUT7DOUT7DOUT7DOUT7DOUT7DOUT7DOUT7DOUT7DOUT7DOUT7DOUT7=0000000; END CASE;精品资料 - - - 欢迎下载 - - - - - - - - - - - 欢迎下载 名师归纳 - - - - - - - - - -第 14 页，共 19 页 - - - - - - - - - - END PROCESS;END ARCHITECTURE ART;译码模块图在这个模块中主要实现抢答过程中将BCD 码转换成 7 段的功能。3、仿真及仿真结果分析抢答鉴别精品资料 - - - 欢迎下载 - - - - - -

18、- - - - - 欢迎下载 名师归纳 - - - - - - - - - -第 15 页，共 19 页 - - - - - - - - - - 计时模块译码4、实验调试结果抢答鉴别模块仿真分析：当鉴别模块的清零信号CLR为高电平时，无论A、B、C、D四组参赛者谁按下抢答按钮，系统输出均为零，同时组别显示端G 输出信号也显示为零；当清零信号 CLR为低电平时， A、B、C、D四组参赛者谁先按下抢答按钮，组别显示端就显示该组别的号码。假如C组按下抢答按钮时，组别输出为0010，同时 C组的显示灯被点亮。仿真图上显示的为A先抢答，因为在微秒之间A、C虽然都按抢答键，但 CLR为有效状态，所以在此时

19、间段内的抢答无效。计分模块仿真分析：首先应该清楚，在计分器电路的设计中，按十进制进行加减分操作的，当出现时钟信号上升沿CLK就可以完成对参赛者加减分操作。智能抢答器记分模块的仿真时以加分操作为例。由仿真图3-10 可知以下情况：（1） 系统设计过程中，当计分复位端 RST=1 时， 并且组别输入信号 CHOS=0000,精品资料 - - - 欢迎下载 - - - - - - - - - - - 欢迎下载 名师归纳 - - - - - - - - - -第 16 页，共 19 页 - - - - - - - - - - 其中的组别输入信号是抢答鉴别模块的输出信号，计分器复位，此时以上四组都不会产

20、生加减分操作。（2）然而当计分复位端RST=0时，此时计分器可以计分。 当 CHOS=0001 时，组别显示为 A组，此时主持人利用计分器对A组进行加减分操作； 当 CHOS=0010时，组别显示为B 组，此时主持人则利用计分器对B 组进行加减分操作；当CHOS=0100 时， 组别显示为 C组， 此时系统对 C组进行加减分操作； 当 CHOS=1000时，组别显示为D组，此时对 D组进行加减分操作。由仿真图可知，当主持人按下系统复位键RST键时，使分数复位，每位设置的初始分数为100 分。当CHOS=1000 时，即 D抢答成功时，加分键ADD 输入四个脉冲， DD1加到 4，说明加分成功，

21、成绩变为140 分。其他抢答者抢答成功后的加分操作与此相同。减分的仿真与此类似，因为是以加法实现，本质与加分相同，当计分复位端RST=0时，可以计分。由仿真图可知，初始成绩均为100 分。当 CHOS=1000 时，即 D抢答成功时，减分键SUB输入四个脉冲， DD1加到 4，说明减分成功，成绩变为60 分。其他抢答者抢答成功后的减分操作与此相同。译码器模块仿真分析：当 AIN4= 0000 ， DOUT7输出1111110, 此时数码管显示 0；当 AIN4= 0001 ， DOUT7输出0110000, 此时数码管显示 1；当 AIN4= 0010 ， DOUT7输出1101101, 此时

22、数码管显示 2；当 AIN4= 0011 ， DOUT7输出1111001, 此时数码管显示 3；当 AIN4= 0100 ， DOUT7输出0110011, 此时数码管显示 4；当 AIN4= 0101 ， DOUT7输出1011011, 此时数码管显示 5；当 AIN4= 0110 ， DOUT7输出1011111, 此时数码管显示 6；当 AIN4= 0111 ， DOUT7输出1110000, 此时数码管显示 7；当 AIN4= 1000 ， DOUT7输出1111111, 此时数码管显示 8；当 AIN4= 1001 ， DOUT7输出1111011, 此时数码管显示 9；精品资料

23、- - - 欢迎下载 - - - - - - - - - - - 欢迎下载 名师归纳 - - - - - - - - - -第 17 页，共 19 页 - - - - - - - - - - 三、结论及心得体会智能抢答器的设计关键在于几个模块的设计要成功，即输入控制电路的设计，显示电路的设计，发生电路的设计和计时电路的设计。根据实验的要求来正确的设计电路，首先必须弄清楚抢答器的功能原理，需要用什么样的电路或一些什么样的芯片来设计来实现，同时，如何来控制。把该实验分成一块一块分别实现，当有人抢答时，如何使其正确的计时。在实验的过程中，连接线路很重要。所以在实验时，线路的连接要仔细，只要一不小心，

24、连错了一根线或多连一根抑或少连一根线，对于设计的进展都是比较困难的。特别是在线路较多的时候，犯下这种错误，意味着要浪费很多的实验时间。通过本次课程设计，使我更加的了解如何来设计一个实验，可以设计多种方案，通过比较得出最佳方案，使自己的思路更加的缜密。当然，本次实验使我对数字电路、 VHDL语言有了进一步的认识。同时，也了解了更多的芯片及其功能和模块电路的设计方法。再者，经过此次实验的设计画原理图，使我对Quartus II软件有了进一步了解， 操作也更加的熟练。 加强了自己的思维能力和动手设计的能力。参考资料1 潘松著 .EDA技术实用教程 (第二版). 北京：科学出版社 ,2005.2 康华

25、光主编 . 电子技术基础模拟部分 . 北京：高教出版社 ,2006.3 阎石主编 . 数字电子技术基础 . 北京：高教出版社 ,2003.精品资料 - - - 欢迎下载 - - - - - - - - - - - 欢迎下载 名师归纳 - - - - - - - - - -第 18 页，共 19 页 - - - - - - - - - - 4 谢自美 主编电子线路设计实验测试华中科技大学出版社5 赵世强、许杰等编电子电路 EDA技术西安电子科技大学出版社精品资料 - - - 欢迎下载 - - - - - - - - - - - 欢迎下载 名师归纳 - - - - - - - - - -第 19 页，共 19 页 - - - - - - - - - -