2022年EDA课程设计--数字频率计.pdf

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1、EDA数字频率计课程设计报告专业： 电子信息工程班级： 08 电信姓名： 刘冰学号： F 指导教师：任苹年月日精品资料 - - - 欢迎下载 - - - - - - - - - - - 欢迎下载 名师归纳 - - - - - - - - - -第 1 页，共 15 页 - - - - - - - - - - 一课程设计目的1)课程设计题：数字频率计2) 任务及要求1、设计一个能测量方波信号的频率的频率计。2、测量的频率范围是0 Hz。3、结果用十进制数显示。4、按要求写好设计报告（设计报告内容包括：引言，方案设计与论证，总体设计，各模块设计，调试与数据分析，总结）。3) 教学提示1、脉冲信号的

2、频率就是在单位时间内所产生的脉冲个数，其表达式为，f为被测信号的频率， N为计数器所累计的脉冲个数，T为产生 N个脉冲所需的时间。所以，在1 秒时间内计数器所记录的结果，就是被测信号的频率。2、被测频率信号取自实验箱晶体振荡器输出信号，加到主控门的输入端。3、再取晶体振荡器的另一标准频率信号，经分频后产生各种时基脉冲： 1ms ，10ms ，0.1s ，1s 等，时基信号的选择可以控制，即量程可以改变。4、时基信号经控制电路产生闸门信号至主控门，只有在闸门信号采样期间内( 时基信号的一个周期 ) ，输入信号才通过主控门。5f=N/T，改变时基信号的周期T，即可得到不同的测频范围。5、当主控门关

3、闭时，计数器停止计数，显示器显示记录结果，此时控制电路输出一个置零信号，将计数器和所有触发器复位，为新的一次采样做好准备。6、改变量程时，小数点能自动移位。4)设计报告要求1、说明设计作品的功能、特点、应用范围；2、方案对比，确定方案。3、电路工作原理、操作方法；4、编程方法、程序框图及关键程序清单。5、课程设计总结。精品资料 - - - 欢迎下载 - - - - - - - - - - - 欢迎下载 名师归纳 - - - - - - - - - -第 2 页，共 15 页 - - - - - - - - - - 数字频率计是计算机、 通讯设备、音频视频等科研生产领域不可缺少的测量仪器。它是一

4、种用十进制数字， 显示被测信号频率的数字测量仪器。它的基本功能是测量正弦信号， 方波信号以及其他各种单位时间内变化的物理量。在进行模拟、数字电路的设计、 安装、调试过程中， 由于其使用十进制数显示， 测量迅速，精度高，显示直观，所以经常要用到数字频率计。二、设计方案论证、结果以及分析1 原理图编译成功后其波形图如下：2、信号发生器library ieee; use ieee.std_logic_1164.all; use ieee.std_logic_unsigned.all; entity sele is port(clk: in std_logic; 精品资料 - - - 欢迎下载 - -

5、 - - - - - - - - - 欢迎下载 名师归纳 - - - - - - - - - -第 3 页，共 15 页 - - - - - - - - - - jian: in std_logic_vector(1 downto 0); oclk: out std_logic); end; architecture s_1 of sele is signal full : std_logic; signal t :integer range 0 to ; begin P1:process(jian,t) begin case jian is when 00 = t t t t null; e

6、nd case; end process P1; P2: process(clk,t) variable s : integer range 0 to ; begin if (clkevent and clk = 1) then if s t then s := s +1; else s := 0 ; end if; end if; if s = t then full = 1; else full = 0; end if; 精品资料 - - - 欢迎下载 - - - - - - - - - - - 欢迎下载 名师归纳 - - - - - - - - - -第 4 页，共 15 页 - - -

7、 - - - - - - - end process P2; P3: process(full) variable c : std_logic; begin if fullevent and full = 1 then c := not c; if c = 1 then oclk = 1; else oclk =0; end if; end if; end process P3; end; 其仿真波形为：3、测频library ieee; use ieee.std_logic_1164.all; use ieee.std_logic_unsigned.all; entity cp is por

8、t(clkk: in std_logic; en,rst,load: out std_logic); end; architecture cp_1 of cp is signal div2: std_logic; begin process(clkk) begin 精品资料 - - - 欢迎下载 - - - - - - - - - - - 欢迎下载 名师归纳 - - - - - - - - - -第 5 页，共 15 页 - - - - - - - - - - if(clkkevent and clkk=1) then div2 = not div2; end if; end process;

9、 process(clkk,div2) begin if (clkk=0 and div2=0) then rst =1; else rst =0; end if; end process; load = not div2; en = div2; end; 其仿真波形为：4、计数器library ieee; use ieee.std_logic_1164.all; use ieee.std_logic_unsigned.all; entity jishu is port(rst,en,clk: in std_logic; Q: out std_logic_vector(3 downto 0);

10、 cout: out std_logic); end; architecture cnt of jishu is 精品资料 - - - 欢迎下载 - - - - - - - - - - - 欢迎下载 名师归纳 - - - - - - - - - -第 6 页，共 15 页 - - - - - - - - - - signal cnt: std_logic_vector(3 downto 0); begin process(rst,en,clk) begin if rst=1 then cnt = 0000; elsif(clkevent and clk=1) and en = 1 then i

11、f cnt = 1001 then cnt = 0000; cout = 1; else cnt = cnt + 1; cout = 0; end if; end if; end process; Q = cnt; end; 在源程序中 COUT 是计数器的进位输出； Q3.0 是计数器的状态输出； CLK是时钟输入端； RST是复位控制端；当 RST=1 时，Q3.0=0 ，EN是使能控制输入端，当 EN=1时，计数器计数，当 EN=0时，计数器保持状态不变。编译成功后，其仿真波形如下：在项目编译仿真成功后，将设计的十进制计数器电路设置成可调用的元件jishu.sym用于以下的顶层设计。精品

12、资料 - - - 欢迎下载 - - - - - - - - - - - 欢迎下载 名师归纳 - - - - - - - - - -第 7 页，共 15 页 - - - - - - - - - - 5、 16 位寄存器library ieee; use ieee.std_logic_1164.all; use ieee.std_logic_unsigned.all; entity suocun is port(load: in std_logic; din : in std_logic_vector(15 downto 0); dout: out std_logic_vector(15 down

13、to 0); end; architecture suo of suocun is begin process(load,din) begin if (loadevent and load=1) then dout = din; end if; end process; end; 在源程序中 load 是锁存信号，上升沿触发；din3.0是寄存器输入；dout3.0是寄存器输出。编译成功后生成元件图如下图，以便顶层模块的调用。4 位寄存器寄存器是在计数结束后， 利用触发器的上升沿吧最新的频率测量值保存起来，这精品资料 - - - 欢迎下载 - - - - - - - - - - - 欢迎下载

14、名师归纳 - - - - - - - - - -第 8 页，共 15 页 - - - - - - - - - - 样在计数的过程中可不必一直看数码显示器，显示器将最终的频率读数定期进行更新，其输出作为动态扫描电路的输入。library ieee; use ieee.std_logic_1164.all; use ieee.std_logic_unsigned.all; entity suo is port(load: in std_logic; din : in std_logic_vector(3 downto 0); dout: out std_logic_vector(3 downto

15、0); end; architecture suo_1 of suo is begin process(load,din) begin if (loadevent and load=1) then dout bt = 00;q bt = 01;q bt = 10;q bt = 11;q null; end case; case q is when 0000 = sg sg sg sg sg sg sg sg sg sg null; end case; end process P1; P2:process(clk) 精品资料 - - - 欢迎下载 - - - - - - - - - - - 欢迎

16、下载 名师归纳 - - - - - - - - - -第 10 页，共 15 页 - - - - - - - - - - begin if(clkevent and clk=1) then cnt8 = cnt8 +1; end if; end process P2; end; 编译成功后，其波形图为：7、译码library ieee; use ieee.std_logic_1164.all; use ieee.std_logic_unsigned.all; entity divid is port(clk50: in std_logic; qlkhz: out std_logic); end

17、; architecture div of divid is begin K1:process(clk50) variable cout: integer:=0; begin if(clk50event and clk50=1) then cout := cout + 1; if cout = 24999 then qlkhz = 1; elsif cout = 49999 then qlkhz led0 led1 led2 led3 null; 精品资料 - - - 欢迎下载 - - - - - - - - - - - 欢迎下载 名师归纳 - - - - - - - - - -第 12 页，

18、共 15 页 - - - - - - - - - - end case; end if; end process; end; 仿真波形如下：编译成功后生成元件图如下图，以便顶层模块的调用。9、分频设计library ieee; use ieee.std_logic_1164.all; use ieee.std_logic_signed.all; entity fp is port( clk : in std_logic; oclk: out std_logic); end; 精品资料 - - - 欢迎下载 - - - - - - - - - - - 欢迎下载 名师归纳 - - - - - -

19、- - - -第 13 页，共 15 页 - - - - - - - - - - architecture fp_1 of fp is signal full : std_logic; begin P1: process(clk) variable s : integer range 0 to 99; begin if (clkevent and clk = 1) then if s 99 then s := 0; elsif s = 99 then full = 1; end if; end if; end process P1; P2: process(full) variable c :

20、 std_logic; begin if full = 1 then c := not c; if c = 1 then oclk = 1; else oclk =0; end if; end if; end process P2; end; 编译成功后，其波形图为：精品资料 - - - 欢迎下载 - - - - - - - - - - - 欢迎下载 名师归纳 - - - - - - - - - -第 14 页，共 15 页 - - - - - - - - - - 三设计体会通过对 EDA技术这门课程的学习， 心得体会甚多。虽然一开始觉得什么都不懂，但是通过一次次的实验， 我们真的学到了不少的

21、东西。 往往书本上的知识在实际使用或实验时都应该加以修改，使之更适合实际应用， 也更简洁。 这次 EDA课程设计，使我更加的了解了EDA ，VHDL 语言和外部设备的接线。 也让我更加了解了EDA设计的流程和原理。通过本次设计， 让我很好的锻炼了理论联系实际，与具体项目、 课题相结合开发、设计产品的能力。 既让我们懂得了怎样把理论应用于实际，又让我们懂得了在实践中遇到的问题怎样用理论去解决。在本次设计中，我们还需要一些上课时没有牢固的知识，于是图书馆和INTERNET 成了我们很好的助手。在查阅资料的过程中，我们要判断优劣、取舍相关知识，不知不觉中我们查阅资料的能力也得到了很好的锻炼。我们学习

22、的知识是有限的， 在以后的工作中我们肯定会遇到许多未知的领域，这方面的能力便会使我们受益非浅。在设计过程中， 总是遇到这样或那样的问题。 有时发现一个问题的时候， 需要做大量的工作， 花大量的时间才能解决。 自然而然， 我的耐心便在其中建立起来了。为以后的工作积累了经验，增强了信心。我认为，不仅仅是此次考查设计， 在整个这学期的实验中， 不仅培养了独立思考、动手操作的能力，在各种其它能力上也都有了提高。更重要的是，在实验课上，我们学会了很多学习的方法。而这是日后罪实用的，真的是受益匪浅。我已从中真正体会到了， 做设计不是为顺利完成而做， 而是为了学会遇到问题懂得去解决而做。虽然实践问题会遇到很

23、多， 每一次实验其实真的可以让人学到很多知识。只有自己懂得去总结，才能从中体会到收获。四参考文献 ：1 潘松VHDL 实用教程 M 成都电子科技大学出版社，2000 2 卢 毅 ， 赖 杰VHDL 与 数 字 电 路 设 计 M 北 京 科 学 出 版 社 ， 2001 3 徐志军大规模可编程逻辑器件及其应用M 成都电子科技大学出版社，2004.2 4 赵曙光可编程逻辑器件原理、开发与应用M 西安电子科技大学出版社，2000.6精品资料 - - - 欢迎下载 - - - - - - - - - - - 欢迎下载 名师归纳 - - - - - - - - - -第 15 页，共 15 页 - - - - - - - - - -