2022年基于FPGA的数字秒表方案设计书.docx

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1、精品学习资源摘要：该设计是用于体育竞赛的数字秒表, 基于 FPGA在 Quartus II 9.0sp2软件下应用 VHDL语言编写程序 , 采纳 ALTRA公司 CycloneII系列的 EP2C8Q20芯8 片进行了运算机仿真，并给出了相应的仿真结果；本设计有效的克服了传统的数字秒表的缺点采纳 EDA技术实行自上而下的设计思路；绘制出了详细的规律电路，最终又通过硬件上对其进行调试和验证；该电路能够实现很好的计时功能, 计时精度高，最长计时时间可达一个小时；关键字：数字秒表； EDA；FPGA；VHDL；Quartus IIThe design of digital stop watch b

2、ased on FPGAAbstract ： This design is a digital stop watch which is used for athletic contests and is based on FPGA using VHDL language to write program in Quartus II software,adopting EP2C8Q208 chip of CycloneIIseriesofALTRA company forcomputersimulationandatthesame time showingthecorrespondingsimu

3、lationresult.Thisdesigneffectively overcomes the traditional digital stop watch weaknesses and takes a top-downapproachtodesign.Drawoutaparticularlogiccircuits,andfinallypassthecircuitstothehardwaretodebug and verifyit.This circuitisabletocarryoutexcellenttimingfunction,hashightiming precision,and t

4、he longest timing time could reach an hour.Key Words: Digital stop watch； EDA；FPGA；VHDL； MAXPlus 引言数字秒表是日常生活中比较常见的电子产品，其设计也是EDA 技术中最基本的设计试验之一1 ；当今社会是数字化的社会,是数字集成电路广泛应用的社会；数字集成电路本身在不断进行更新换代 ,随着微电子技术的进展 ,设计与制造集成电路的任务已不完全由半导体厂商来独立承担；系统设计师更情愿自己设计专业集成电路ASIC 芯片,而且期望设计周期尽可能短,最好在实 验室里就能设计出合适的ASIC 芯片并且立刻投入实际

5、应用之中，因而显现了现场可编程器件2（ FPLD ）；现场可编程门阵列（FPGA ）即属其中应用最广泛的一种；超高速硬件描述语言VHDL ，是对数字系统进行抽象的行为与功能描述到详细的内部线路结构描述，利用EDA 工具可以在电子设计的各个阶段、各个层次进行运算机模拟验证，保证设计过程的正确性，可大大降低设计成本，缩短设计周期3 ；本文介绍的数字秒表，利用基于VHDL 的 EDA 设计工具， 采纳大规模可编程规律器件FPGA ，通过设计芯片来实现系统功能；给出了顶层电路图,和各模欢迎下载精品学习资源块的设计 .增加了排除抖动的掌握方法,排除了开关按键的机械抖动.通过编辑、编译和器件编程, 并将编

6、程器文件下载到SE-5 型 EDA 试验开发板上 4, 经实际电路测试验证 ,达到了预期的设计要求,显示结果精确无误； 概述在科技高度进展的今日，集成电路和运算机应用得到了高速进展；特别是运算机应用的进展；它在人们日常生活已逐步崭露头角；大多数电子产品多是由运算机电路组成，如：手机、mp3 等；而且将来的不久他们的身影将会更频繁的显现在我们身边；各种家用电器多会实现微电脑技术；电脑各部分在工作时多是一时间为基准的；本文就是基于运算机电路的时钟脉冲信号、状态掌握等原理设计出的数字秒表1 ；秒表在许多领域充当一个重要的角色；在各种竞赛中对秒表的精确度要求很高，特别是一些科学试验；他们对时间精确度达

7、到了几纳秒级别；1.1 设计要求(1) 能对 0 秒 59 分 59.99 秒范畴进行计时，显示最长时间是59 分 59 秒；(2) 计时精度达到 10ms；(3) 设计复位开关和启停开关，复位开关可以在任何情形下使用，使用以后计时器清零，并做好下一次计时的预备；1.2 数字秒表设计的目的本次设计的目的就是在把握EDA试验开发系统的初步使用基础上，明白EDA技术，对运算机系统中时钟掌握系统进一步明白，把握状态机工作原理，同时明白运算机时钟脉冲是怎么产生和工作的；在把握所学的运算机组成与结构课程理论学问时；通过对数字秒表的设计，进行理论与实际的结合，提高与运算机有关设计才能，提高分析、解决运算机

8、技术实际问题的才能；通过课程设计深化懂得运算机结构与掌握实现的技术，达到课程设计的目标；1.3 EDA 技术EDA是指以运算机为工作平台，融合了应用电子技术、运算机技术、智能化技术的最新成果而开发出的电子CAD 通用软件包，它依据硬件描述语言HDL完成的设计文件，自动完成规律编译、化简、分割、综合、优化、布局布线及仿真，直至完成对于特定目标芯片的适配编译、规律映射和编程下载等工作5 ；目前EDA主要帮助进行三个方面的设计工作：IC 设计、电子电路设计和PCB 设计；没有 EDA 技术的支持，想要完成超大规模集成电路的设计制造是不行想象的；反过来，生产制造技术的不断进步又必将对EDA 技术提出新

9、的要求 6 ；1.4 硬件描述语言 VHDL1.4.1 VHDL 的简介欢迎下载精品学习资源VHDL语言是一种用于电路设计的高级语言；它在80 岁月的后期显现；最初是由美国国防 部开发出来供美军用来提高设计的牢靠性和缩减开发周期的一种使用范畴较小的设计语言；但是，由于它在肯定程度上满意了当时的设计需求，于是他在1987 年成为 A I/IEEE 的标准（ IEEESTD 1076-1987 ）； 1993 年更进一步修订，变得更加完备，成为A I/IEEE 的 A I/IEEE STD 1076- 1993 标准；目前，大多数的CAD 厂商出品的EDA软件都兼容了这种标准；自IEEE 公布了V

10、HDL的标准版本， IEEE-1076 （简称 87 版之后，各 EDA 公司相继推出了自己的VHDL设计环境，或宣布自己的设计工具可以和VHDL接口；此后 VHDL在电子设计领域得到了广泛的接 受，并逐步取代了原有的非标准的硬件描述语言；1993 年， IEEE 对 VHDL 进行了修订，从更高的抽象层次和系统描述才能上扩展VHDL的内容，公布了新版本的VHDL ，即 IEEE 标准的1076-1993 版本，（简称93 版）；现在， VHDL和 Verilog 作为 IEEE 的工业标准硬件描述语言，又得到众多EDA 公司的支持，在电子工程领域，已成为事实上的通用硬件描述语言；有专家认为，

11、在新的世纪中，VHDL于 Verilog 语言将承担起大部分的数字系统设计任务；1.4.2 VHDL 语言的特点VHDL的程序结构特点是将一项工程设计，关于用VHDL和原理图输入进行CPLD/FPGA设计的粗略比较：在设计中，假如采纳原理图输入的设计方式是比较直观的；你要设计的是什么，你就直接从库中调出来用就行了；这样比较符合人们的习惯；在对一个设计实体定义了外部界面后，一旦其内部开发完成后，其他的设计就可以直接调用这个实体；这种将设计实体分成内外部分的概念是VHDL系统设计的基本点；应用 VHDL进行工程设计的优点是多方面的4 ；(1) 与其他的硬件描述语言相比， VHDL具有更强的行为描述

12、才能，从而打算了他成为系统设计领域正确的硬件描述语言；强大的行为描述才能是躲开详细的器件 结构，从规律行为上描述和设计大规模电子系统的重要保证；(2) VHDL 丰富的仿真语句和库函数，使得在任何大系统的设计早期就能查验设计系统的功能可行性，随时可对设计进行仿真模拟；(3) VHDL 语句的行为描述才能和程序结构打算了他具有支持大规模设计的分解和已有设计的再利用功能；符合市场需求的大规模系统高效，高速的完成必需有多人甚至多个代发组共同并行工作才能实现；(4) 对于用 VHDL完成的一个确定的设计，可以利用 EDA工具进行规律综合和优化，并自动的把 VHDL描述设计转变成门级网表；欢迎下载精品学

13、习资源(5) VHDL 对设计的描述具有相对独立性，设计者可以不懂硬件的结构，也不必治理最终设计实现的目标器件是什么，而进行独立的设计；1.4.3 VHDL的设计流程它主要包括以下几个步骤：(1) 文本编辑：用任何文本编辑器都可以进行，也可以用专用的HDL编辑环境；通常 VHDL文件储存为 .vhd 文件， Verilog文件储存为 .v 文件(2) 功能仿真：将文件调入 HDL仿真软件进行功能仿真，检查规律功能是否正确（也叫前仿真，对简洁的设计可以跳过这一步，只在布线完成以后，进行时序仿真）(3) 规律综合：将源文件调入规律综合软件进行综合，即把语言综合成最简的布尔表达式；规律综合软件会生成

14、 .edf或.edif的 EDA工业标准文件；(4) 布局布线：将.edf文件调入 PLD厂家供应的软件中进行布线，即把设计好的规律安放PLD/FPGA内；(5) 时序仿真：需要利用在布局布线中获得的精确参数，用仿真软件验证电路的时序；（也叫后仿真） 通常以上过程可以都在PLD/FPGA厂家供应的开发工具；(6) 器件编程2. 系统的设计流程2.1 设计规划本系统设计采纳自顶向下的设计方案，系统的整体组装设计原理图如图1 所示，它主要由掌握模块、时基分频模块，计时模块和显示模块四部分组成；各模块分别完成计时过程的掌握功能、计时功能与显示功能；欢迎下载精品学习资源图 1 系统组成图图 2 系统设

15、计框图如图 2 所示，计时掌握器的作用是掌握计时；计时掌握器的输入信号是启动，暂停和清零；为符合惯例，将启动和暂停功能设置在同一个按键上，按一次是启动，按其次次是暂停， 按第三次是连续；所以计时掌握器共有 2 个开关输入信号，即启动 /暂停和清零信号；计时电路的输入信号为4o96HZ时钟、计数答应，保持和清零信号，输出为IOMS 、10OMS 、 S 和 MIN 的计时数据；时基分频器是一个41 分频器，产生10MS 周期的脉冲用于计时电路时钟信号；显示电路为动态扫描电路；用以显示非常位、MIN 、10S、S、lOOMS 和 1OMS 信号；2.2 系统的原理图及各模块的程序欢迎下载精品学习资

16、源图 3 系统的整体组装设计原理图设计由掌握模块、时基分频模块，计时模块和显示模块四部分组成；各模块实现秒表不同的功能 7 ；图 3 就是整个系统原理图；2.2.1 掌握模块计时模块的作用是针对计时过程进行掌握；计时掌握模块可用俩个按钮来完成秒表的启动、停止和复位；部分源程序如下：library ieee ；use ieee.std_logic_1164.all ；use ieee.std_logic_unsigned.all ；entity control isport clk , start: in std_logic ；startstop,clks :out std_logic ；end

17、 control ；architecture aa of control issignal sstart,asstart: std_logic；signal count : std_logic_vector3 downto 0； 声明结构体所用的内部信号及数据类型begin clk_label:PROCESS clk 进程（敏锐表）BEGIN欢迎下载精品学习资源IF clkevent and clk=1 THEN 表示时钟的上升沿if count=1001 then count=0000； else count=count+1 ； end if ；sstart=start； 同步置数END I

18、F ；END PROCESS clk_label ；clkss_label:PROCESS sstart BEGINIF sstartevent and sstart=1 THEN asstart=not asstart；END IF ； 产生 10ms周期的脉冲，用于计时电路时钟信号END PROCESS clkss_label ；startstop=asstart；clks=count3 ；end aa；2.2.2 时基分频模块时基分频模块的作用把输入时钟信号变为分频输出信号；源程序：LIBRARY IEEE；USE IEEE.STD_LOGIC_1164.ALL；USE IEEE.STD

19、_LOGIC_UNSIGNED.ALL；ENTITY CB10 ISPORT CLK: IN STD_LOGIC；CO : OUT STD_LOGIC；END CB10 ；ARCHITECTURE ART OF CB10 ISSIGNAL COUNT:STD_LOGIC_VECTOR 3 DOWNTO 0；BEGIN PROCESSCLK BEGINIF RISING_EDGECLKTHEN欢迎下载精品学习资源IF COUNT=1001THEN COUNT=0000；CO=1 ；ELSECOUNT=COUNT+1；CO=0 ；END IF ；END IF ；END PROCESS ；END A

20、RT ；2.2.3 时模块计时模块执行计时功能，计时方法和运算机一样是对标准时钟脉冲计数9 ；他是由四个十进制计数器和俩个六进制计数器构成，其中毫秒位、十毫秒位、秒位和分位采纳十进制计数器，十秒位和非常位采纳六进制计数器10 ；源程序： 十进制计数器LIBRARY IEEE；USE IEEE.STD_LOGIC_1164.ALL；USE IEEE.STD_LOGIC_UNSIGNED.ALL；ENTITY CDU10 ISPORT CLK:IN STD_LOGIC ；CLR,EN:IN STD_LOGIC ；CN :OUT STD_LOGIC ；COUNT10:OUT STD_LOGIC_VE

21、CTOR3 DOWNTO 0 ；END CDU10 ；END IF ；END IF ；END PROCESS ；END ART ；欢迎下载精品学习资源 六进制计数器LIBRARY IEEE；USE IEEE.STD_LOGIC_1164.ALL；USE IEEE.STD_LOGIC_UNSIGNED.ALL；ENTITY CDU6 ISEND IF ；END IF ；END PROCESS ；END ART ； 计数器LIBRARY IEEE；USE IEEE.STD_LOGIC_1164.ALL；USE IEEE.STD_LOGIC_UNSIGNED.ALL；ENTITY COUNT ISE

22、ND ART ；2.2.4 显示模块计时显示电路的作用是将计时值在LED数码管上显示出来；计时电路产生的值经过BCD七段译码后，驱动LED 数码管；计时显示电路的实现方案采纳扫描显示8 ；部分源程序： 数据挑选器LIBRARY IEEE；USE IEEE.STD_LOGIC_1164.ALL；USE IEEE.STD_LOGIC_UNSIGNED.ALL；ENTITY MULX ISPORT CLK,CLR,EN:IN STD_LOGIC；S_1MS:IN STD_LOGIC_VECTOR3 DOWNTO 0；S_10MS:IN STD_LOGIC_VECTOR3 DOWNTO 0；欢迎下载精

23、品学习资源S_100MS:IN STD_LOGIC_VECTOR3 DOWNTO 0；S_1S:IN STD_LOGIC_VECTOR3 DOWNTO 0；S_10S:IN STD_LOGIC_VECTOR3 DOWNTO 0；M_1MIN:IN STD_LOGIC_VECTOR3 DOWNTO 0；M_10MIN:IN STD_LOGIC_VECTOR3 DOWNTO 0；HOUR:IN STD_LOGIC_VECTOR3 DOWNTO 0；OUTBCD:OUT STD_LOGIC_VECTOR3 DOWNTO 0；SEG:OUT STD_LOGIC_VECTOR7 DOWNTO 0；END

24、 MULX；ARCHITECTURE ART OF MULX ISSIGNAL COUNT:STD_LOGIC_VECTOR3 DOWNTO 0；END CASE ；END IF ；END PROCESS ；END ART ； BCD 七段译码器LIBRARY IEEE；USE IEEE.STD_LOGIC_1164.ALL；USE IEEE.STD_LOGIC_UNSIGNED.ALL；ENTITY BCD7 IS PORTBCD:IN STD_LOGIC_VECTOR3 DOWNTO 0；LED:OUT STD_LOGIC_VECTOR6 DOWNTO 0；END BCD7 ；ARCHIT

25、ECTURE ART OF BCD7 IS BEGIN欢迎下载精品学习资源LED=1111110WHEN BCD =0000 ELSE 0110000WHEN BCD =0001 ELSE 1101101WHEN BCD =0010 ELSE 1111001WHEN BCD =0011 ELSE 0110011WHEN BCD =0100 ELSE 1011011WHEN BCD =0101 ELSE 1011111WHEN BCD =0110 ELSE 1110000WHEN BCD =0111 ELSE 1111111WHEN BCD =1000 ELSE 1111011WHEN BCD

26、=1001 ELSE 0000000 ；END ART ；3. 系统仿真(1) 时基分频模块的仿真（如图4 示）图 4 基分频模块的仿真分析： CLK 为时钟信号的输入，CO 为分频输出信号；(2) 掌握模块的仿真（如图5 示）欢迎下载精品学习资源图 5 制模块的仿真分析： CLK 、CLR 和 SP为输入信号， EN 为输出信号；(3) 计时电路模块的仿真（如图6图 8 示）a、十进制计数器的仿真（如图 6 示） b、六进制计数器的仿真（如图 7 示） c、计数器的仿真（如图 8）图 6 进制计数器的仿真图 7 进制计数器的仿真图欢迎下载精品学习资源图 8 计数器的仿真图分析： clk 为时

27、钟脉冲脉冲，s_1ms 是毫秒计数值， s_10ms 是十毫秒计数器，s_100ms 是百毫秒计数器， s_1s 是秒计数器， s_10s 是十秒计数器， m_1min 是分计数器， s_10min 是非常计数器， hour 是小时计数器；它们均为输入信号；每来两个时钟脉冲，s_1ms 加 1，当 s_1ms 满十时， s_10ms 加 1，依次类推， s_10ms满十的时候， s_100ms 加 1 等等作为输出 11 ；(4) 显示电路模块的仿真（如图9图 10 所示） a、数据挑选器的仿真（如图9 所示）b、BCD 七段译码器驱动器的仿真（如图10 所示）图 9 数据挑选器的仿真图欢迎下

28、载精品学习资源图 10 BCD 七段译码器的仿真图分析： bcd 为时钟脉冲输入信号，led 是输出信号，如下列图：当输出为“1111110时”候，输入为 “0000”；当输出为 “0110000”时输入 “0001”当,输入为 “0010”时输出为 “1101101”，当输入为“ 0011时”输出为 “ 1111001等”等来实现七段译码功能12 ；5 数字秒表整个系统的仿真（如图11 所示）图 11 数字秒表起始工作的仿真图状态仿真图分析：秒表开头从零开头计数，每次增加10ms；工作很正常的进行； 硬件电路的设计与调试本系统的主要规律设计由一片EPF10K10LC84-4芯片完成，编写的V

29、HDL源程序在 Altera公司的规律综合工具Max+Plus下经过编译和功能仿真测试后，针对下 载芯片进行管脚配置，下载到EPF10K10LC84-4芯片中，进行相应的硬件调试，调试结果与软件仿真的结果相吻合，验证了设计完成了预定功能13 ；依据需求挑选电路的设计单元进行组合，完成系统的原理图设计与PCB 设计，对制作好的 PCB板， 或预备好的面包板，依据装配图或原理图进行器件装配，装配好之后再进行电路的调试；4.1 PCB 板制作本设计的 PCB电路板通过 Protel99来完成；第一创建扩展名为DDB的设计文件，打开 Document 文挡新建 Schematic document文件

30、，在此文件里面画出本设计欢迎下载精品学习资源的各模块电路图，添好元器件的封装，生成网络表；然后在Document 文挡新建 PCB document 文件，装载网络表；装载网络表完成后将各元器件重新布局，让图中的交叉线尽可能的少，以免布线时显现过多的交叉线；重新布置元件位置后，依据需要修改布线参数；依据制作的难易程度一般在元器件少的情形下挑选单面PCB板，由于元器件少时单面板布线的胜利率高，易于腐蚀和焊接，本设计的电路图不是很复杂，且采纳了分模块设计，故均采纳单面PCB板；另一个需要修改的参数是PCB板的线宽；线宽的挑选很重要，线宽太细在腐蚀时易出断线，线宽太宽需要的板子面积就大，这样铺张材料

31、，不经济；线宽一般挑选在0.5mm 2mm之间；本设计的线宽除地线和电源线以外，均采纳 0.8mm线宽，最终成效很好 14 ；PCB 板本身的基板是由绝缘隔热、且不易弯曲的材料所制作成；在表面可以看到的细小线路材料是铜箔，原本铜箔是掩盖在整个PCB板上的，而在制造过程中部分被腐蚀处理掉，留下来的部分就变成网状的细小线路了；这些线路被称作导线或称布线，并用来供应 PCB板上零件的电路连接；通常PCB板的颜色都是绿色或是棕色，这是阻焊漆的颜色；是绝缘的防护层，可以爱护铜线，也可以防止零件被焊到不正确的地方；在布局时第一要考虑的一个因素就是电性能，把连线关系亲密的元器件尽量的放在一起，特别对一些高速

32、线，布局时就要使它尽可能地短，功率信号和小信号器件要分开；在满意电路性能的前提下，仍要考虑元器件摆放整齐、美 观，便于测试，板子的机械尺寸，插座的位置等也需仔细考虑；全部平行信号线之间要尽量留有较大的间隔，以削减串扰；假如有两条相距较近的信号线，最好在两线之间走一条接地线，这样可以起到屏蔽作用；设计信号传输线时要防止急拐弯， 以防传输线特性阻抗的突变而产生反射，要尽量设计成具有肯定尺寸的匀称的圆弧线；PCB板布线完成后即用转印纸将全部的板层打印出来；将选好的PCB板除污后用转印机将转印纸上的碳迹转印到PCB板上；转印完成后检查转印的碳迹是否有断 线，如有就用油漆或碳笔将断线连接起来，然后把PC

33、B板放到三氯化铁的水溶液中进行腐蚀；腐蚀的温度在 37 度为宜，在三氯化铁溶液浓度足够， PCB板面积不大的情形下半小时就可腐蚀完成；需要留意在腐蚀过程中不断搅拌三氯化铁溶液，可以使 PCB板的腐蚀速度加快；4.2 元器件的焊接欢迎下载精品学习资源腐蚀好的 PCB板除去残留的三氯化铁残液和碳迹后，在有导线的一面刷一层松香；刷松香的作用有两个：一是防止PCB板上的铜线被空气中的氧所氧化；二是在以后的焊接中更简洁焊接并提高焊点的牢靠性；刷过松香后把板子上有焊盘的地方打孔，打孔需要依据焊盘的大小更换钻头以免焊盘太小，影响焊接的牢靠性15 ；4.3 电路组装与调试在试验箱上按各单元电路分别连接主掌握器

34、、计数器、数字显示译码器和脉冲信号发生器；然后依据以下步骤进行调试：(1) 脉冲信号发生器的调试，调试振荡电路和分频电路，使输出频率符合设计要求15 ；(2) 将脉冲信号产生的1024HZ 的脉冲送入主掌握器的 CP 端，观看主掌握器的状态是否按周期规律规律变化；反复调试，直到精确为止；(3) 将脉冲信号产生的 1024HZ 的脉冲送入计数器的 CP 端，接入主掌握器的状态信号，并把主掌握器的状态转换信号送入主掌握器的 CP端，观看计数器是否正常计数并进行秒表显示；(4) 把主掌握器的状态转换信号接至 LED数码管的译码电路，观看 6 个 LED数码管是否按设计要求显示计数；(5) 整机联调，

35、使数字秒表电路按要求正常工作；4.4 留意事项4.4.1 在 EDA试验箱上测试过程芯片的选取必需要于试验箱相一样，否就将会有硬件无法连接的错误；引脚安排时要留意引脚的输入输出关系，否就将无法正常的进行数据传输； 跳线的挑选，试验箱上做动态显示时必需把静态的跳线拔去，由于该试验箱上静态具有优先权；4.4.2 制板过程在做 PCB板时留意元件的封装，否就将会有 1 丢失元件错误例： Component R1 not found ；这种错误多为封装错误，应当在Schematic document文档电路图中修改对应的元件封装； 2 找不到接点的错误；例： NodeR1-2 not found ；这

36、种错误为元件引脚标识与元件封装引脚标识不一样，这种情形多发生在自己制作的封装上；在制作封装时需留意引脚标识的一样性；3 在元器件布局过程中发觉元器件的引脚之间实际该有导线连接上的而布线时却没有连上，这多为画图问题；欢迎下载精品学习资源4.4.3 调试过程(1) 设计过程中，一开头由于对EDA并没有学习，对 EDA 的设计流程缺乏明白，在查阅资料的过程中带有肯定的盲目性，被各种书籍搞得头晕脑涨；(2) 设计初期由于对试验箱的应用范畴明白不深化，致使后来在程序下载过程欢迎下载精品学习资源中显现无法匹配的错误，该设计不支持Qurtus2 ，最终改用 MAXPLUS完2制作出作品；结论成设计，并欢迎下

37、载精品学习资源本系统设计用了现在 EDA 设计手段，基于 FPGA 采纳 VHDL 语言编程实现数字秒表的设计；运用层次化设计方法，完成各电路模块的连接；本数字秒表可用于体育竞赛，计时精度大于1 100S，计时器能显示 1 100S的时间，计时器的最长计时时间为1小时，显示的最长时问为59分59 99秒；系统具有简洁、工作稳固牢靠等优点具有肯定的实际意义；开头做设计时总是会犯一些错误，只有经过不停的改错不停的编译得到正确的程序说明白作为软件编程人员是不能马虎大意的，一个程序的质量的高低与你细心与否有着肯定的联系；在编程时，我充分使用了结构化的思想，这样程序检查起来也比较便利，调试时也给了我很大

38、便利，只要一个模块一个模块的进行调就可以了，充分表达了结构化编程的优势；在设计中要求我要有耐心和毅力，仍要细心，稍有不慎，一个小小的错误就会导致结果的不正确，而对错误的检查要求我要有足够的耐心，通过这次设计和设计中遇到的问题，也积存了肯定的体会， 对以后从事集成电路设计工作会有肯定的帮忙；在应用 VHDL 的过程中让我真正领悟到了其并行运行与其他软件次序执行的差别及其在电路设计上的优越性；用VHDL 硬件描述语言的形式来进行数字系统的设计便利敏捷，利用EDA软件进行编译优化仿真极大地削减了电路设计时间和可能发生的错误，降低了开发成本，这种设计方法在数字系统设计中发挥越来越重要的作用；参考文献

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43、td_logic_1164.all ；use ieee.std_logic_unsigned.all ；use ieee.std_logic_arith.all ；entity clock isportclk:in std_logic ；a: out std_logic_vector2 downto 0 ；clr:in std_logic ；en:in std_logic ；scan:out std_logic_vector5 downto 0 ；seg7:out std_logic_vector6 downto 0；end clock；architecture one of clock issignal qhh,qhl,qmh,qml,qsh,qsl:std_logic_vector3 downto 0；signal clk1khz,clk1hz,clk2hz:std_logic；signa