2022年基于FPGA的等精度数字频率计设计课程设计.docx

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1、精品学习资源课程设计题目：基于 FPGA 地等精度数字频率计设计欢迎下载精品学习资源摘 要相伴着集成电路 IC 技术地进展，电子设计自动化EDA 逐步成为重要地设计手段，已经广泛应用于模拟与数字电路系统等很多领域.电子设计自动化是一种实现电系统或电子产品自动化设计 地技术，它与电子技术、微电子技术地进展亲密相关，它吸取了运算机科学领域地大多数最新讨论成果，以高性能地运算机作为工作平台，促进了工程进展.数字频率计是一种基本地测量仪器.它被广泛应用与航天、电子、测控等领域.采纳等精度频率测量方法具有测量精度保持恒定，不随所测信号地变化而变化地特点.本文第一综述了EDA技术地进展简况， FPGA/C

2、PLD 开发地涵义、优缺点，VHDL语言地历史及其优点，概述了EDA 软件平台QUARTUS ；然后介绍了频率测量地一般原理，利用等精度测量原理，通过FPGA 运用 VHDL编程，利用 FPGA 现场可编程门阵列芯片设计了一个8 位数字式等精度频率计，该频率计地测量范围为 0-100MHZ, 利用 QUARTUS集成开发环境进行编辑、综合、波形仿真，并下载到CPLD 器件中，经实际电路测试，仿真和试验结果说明，该频率计有较高地有用性和牢靠性.关键词 :电子设计自动化；VHDL 语言；频率测量；数字频率计目 录摘 要 .I.目 录II1. 绪 论 .1.欢迎下载精品学习资源1.2 基于 EDA

3、地 FPGA/ CPLD 开发21.3 硬件描述语言 HDL3VHDL 语言简介31.4 QuartusII 概述42. 频率测量 .5.2.1 数字频率计工作原理概述52.2 采纳等精度测量本章小结73. 数字频率计地系统设计与功能仿真.7.3.1 系统地总体设计73.2 信号源模块93.3 锁存器113.4 十进制计数器123.5 显示模块133.5.1 显示模块设计133.52 显示电路143.5.3 译码器14本章小结15结 论 .1.5.附录：频率计顶层文件 .1 6.信号源模块源程序 .1 7.32 位锁存器源程序 .1 8.有时钟使能地十进制计数器地源程序.1 9显示模块源程序

4、.2 0.欢迎下载精品学习资源1. 绪 论21 世纪人类将全面进入信息化社会，对微电子信息技术和微电子VLSI 基础技术将不断提出更高地进展要求，微电子技术仍将连续是21 世纪如干岁月中最为重要地和最有活力地高科技领域之一.而集成电路 IC 技术在微电子领域占有重要地位置.相伴着 IC 技术地进展，电子设计自动化Electronic Design Automation,EDA 己经逐步成为重要设计手段，其广泛应用于模拟与数字电路系统等很多领域 .EDA 是指以运算机大规模可编程规律器件地开发软件及试验开发系统为设计工具，通过有关开发软件，自动完成用软件方式设计地电子系统到硬件系统地规律编译、规

5、律化简、规律分割、规律综合及优化、规律布局布线、规律仿真，直至对于特定目标芯片地适配编译、规律映射、编程下载等工作，最终形成集成电子系统或专用集成芯片地一门新技术 1.VHDL （超高速集成电路硬件描述语言）是由美国国防部开发地一种快速设计电路地工具，目前已经成为 IEEE（ The Institute of Electricaland Electronics Engineers）地一种工业标准硬件描述语言.相比传统地电路系统地设计方法，VHDL具有多层次描述系统硬件功能地才能，支持自顶向下（ Top_Down ）和基于库（ LibraryBased ）地设计地特点，因此设计者可以不必明白硬件

6、结构.从系统设计入手，在顶层进行系统方框图地划分和结构设计，在方框图一级用VHDL对电路地行为进行描述，并进行仿真和纠错，然后在系统一级进行验证，最终再用规律综合优化工具生成详细地门级规律电路地网表，下载到详细地CPLD 器件中去，从而实现可编程地专用集成电路（ASIC ）地设计.数字频率计是数字电路中地一个典型应用，实际地硬件设计用到地器件较多，连线比较复杂，而且会产生比较大地延时，造成测量误差，牢靠性差.随着复杂可编程规律器件（CPLD ）地广泛应用，以 EDA工具作为开发手段，运用VHDL语言 .将使整个系统大大简化.提高整体地性能和牢靠性 .数字频率计是通信设备、音、视频等科研生产领域

7、不行缺少地测量仪器.采纳 VHDL编程设计实现地数字频率计，除被测信号地整形部分、键输入部分和数码显示部格外，其余全部在一片FPGA 芯片上实现 .整个系统特别精简，且具有敏捷地现场可更换性.本文用 VHDL在 CPLD 器件上实现一种8 位数字频率计测频系统，能够用十进制数码显示被测信号地频率，不仅能够测量正弦波、方波和三角波等信号地频率，而且能对其他多种频率信号进行测量 .具有体积小、牢靠性高、功耗低地特点.欢迎下载精品学习资源1.2 基于 EDA 地 FPGA/ CPLD开发我国地电子设计技术进展到今日，将面临一次更大意义地突破，即FPGA/CPLD Field Programmable

8、 Gate Array ，现场可编程门阵列/Complex Programmable Logic Device ，复杂可编程规律器件 在 EDA 基础上地广泛应用.从某种意义上说，新地电子系统运转地物理机制又将回到原先地纯数字电路结构，但却是一种更高层次地循环，它在更高层次上容纳了过去数字技术地优秀部分， 对MicroChip Unit MCU系统是一种扬弃，在电子设计地技术操作和系统构成地整体上发生了质地飞跃 .假如说 MCU 在规律地实现上是无限地话，那么FPGA/CPLD 不但包括了 MCU 这一特点，而且可以触及硅片电路线度地物理极限，并兼有串、并行工作方式，高速、高牢靠性以及宽口径适

9、用性等诸多方面地特点.不但如此，随着 EDA 技术地进展和 FPGA/CPLD 在深亚微 M 领域地进军， 它们与 MCU, MPU, DSP, A/D, D/A, RAM和 ROM 等独立器件间地物理与功能界限已日趋模糊.特殊是软 /硬 IP 芯核 学问产权芯核； Intelligence Property Core，一种已注册产权地电路设计 产业地迅猛进展，嵌入式通用及标准FPGA 器件地呼之欲出，片上系统SOC 已经近在咫尺 .FPGA/CPLD以其不行替代地位置及相伴而来地极具学问经济特点地IP 芯核产业地崛起，正越来越受到业内人士地亲密关注 .FPGA/CPLD简介FPGA 和 CP

10、LD 都是高密度现场可编程规律芯片，都能够将大量地规律功能集成于一个单片集成电路中，其集成度已进展到现在地几百万门.复杂可编程规律器件CPLD 是由 PAL ProgrammableArray Logic ，可编程数组规律或 GAL Generic ArrayLogic ，通用数组规律 进展而来地 .它采纳全局金属互连导线，因而具有较大地延时可猜测性，易于掌握时序规律；但功耗比较大.现场可编程门阵列 FPGA 是由掩膜可编程门阵列MPGA 和可编程规律器件二者演化而来地，并将它们地特性结合在一起，因此FPGA 既有门阵列地高规律密度和通用性，又有可编程规律器件地用户可编程特性.FPGA 通常由

11、布线资源分隔地可编程规律单元或宏单元 构成数组，又由可编程I/O 单元环绕数组构成整个芯片 .其内部资源是分段互联地，因而延时不行猜测，只有编程完毕后才能实际测量.CPLD 和 FPGA 建立内部可编程规律连接关系地编程技术有三种:基于反熔丝技术地器件只答应对器件编程一次，编程后不能修改.其优点是集成度、工作频率和牢靠性都很高，适用于电磁辐射干扰较强地恶劣环境 .基于 EEPROM 内存技术地可编程规律芯片能够重复编程100 次以上，系统掉电后编程信息也不会丢失.编程方法分为在编程器上编程和用下载电缆编程. 用下载电缆编程地器件，只要先将器件装焊在印刷电路板上，通过PC, SUN 工作站、 A

12、TE 自动测试仪 或嵌入式微处理器系统，就能产生编程所用地标准5V, 3.3V或 2.5V 规律电平信号，也称为ISP In System Programmable 方式编程，其调试和修理也很便利.基于 SRAM技术地器件编程数据储备于器件地 RAM区中，使之具有用户设计地功能.在系统不加电时，编程数据储备在EPROM 、硬盘、或软盘欢迎下载精品学习资源中.系统加电时将这些编程数据实时写入可编程器件，从而实现板级或系统级地动态配置.1.3 硬件描述语言 HDL硬件描述语言 HDL 是相对于一般地运算机软件语言如C , Pascal 而言地 . HDL 是用于设计硬件电子系统地运算机语言，它描述

13、电子系统地规律功能、电路结构和连接方式.设计者可以利用HDL 程序来描述所期望地电路系统，规定其结构特点和电路地行为方式；然后利用综合器和适配器将此程序变成能掌握FPGA 和 CPLD 内部结构、并实现相应规律功能地门级或更底层地结构网表文件和下载文件 .硬件描述语言具有以下几个优点:a.设计技术齐全，方法敏捷，支持广泛.b.加快了硬件电路地设计周期，降低了硬件电路地设计难度. c.采纳系统早期仿真，在系统设计早期就可发觉并排除存在地问题 .d. 语言设计与工艺技术无关.e.语言标准，规范，易与共享和复用.就 FPGA/CPLD开发来说， VHDL语言是最常用和流行地硬件描述语言之一.本次设计

14、选用地就是VHDL语言，下面将主要对 VHDL 语言进行介绍 .VHDL语言简介VHDL是超高速集成电路硬件描述语言地英文字头缩写简称，其英文全名是Very-High-Speed Integrated CircuitHardwareDescriptionLanguage. 它是在70 80 岁月中 由美 国国防 部资助 地VHSIC 超高速集成电路 工程开发地产品，产生于1982 年.1987 年底， VHDL被 IEEETheInstitute of Electrical and Electronics Engineers 确认为标准硬件描述语言.自 IEEE 公布了 VHDL地标准版本IE

15、EE std 1076-1987 标准 之后，各 EDA 公司相继推出了自己地VHDL设计环境 .此后， VHDL在电子设计领域受到了广泛地接受，并逐步取代了原有地非标准HDL.1993年， IEEE 对 VHDL进行了修订，从更高地抽象层次和系统描述才能上扩展VHDL地内容，公布了新版本地VHDL ，即ANSI/IEEE std 1076-1993版本 .1996 年 IEEE 1076.3 成为 VHDL 综合标准 .VHDL主要用于描述数字系统地结构、行为、功能和接口，特别适用于可编程规律芯片地应用 设计 .与其它地 HDL相比， VHDL具有更强地行为描述才能，从而打算了它成为系统设计

16、领域正确地硬件描述语言 .强大地行为描述才能是躲开详细地器件结构，从规律行为上描述和设计大规模电子系统地重要保证 .就目前流行地EDA 工具和VHDL综合器而言，将基于抽象地行为描述风格地VHDL程序综合成为详细地FPGA 和 CPLD 等目标器件地网表文件己不成问题.VHDL语言在硬件设计领域地作用将与C 和 C+ 在软件设计领域地作用一样，在大规模数字系统地设计中，它将逐步取代如规律状态表和规律电路图等级别较低地繁琐地硬件描述方法，而成为主要地硬件描述工具，它将成为数字系统设计领域中全部技术人员必需把握地一种语言.VHDL和可编程规律器件地结合作为一种强有力地设计方式，将为设计者地产品上市

17、带来创纪录地速度.欢迎下载精品学习资源1.4 QuartusII概述QuartusII 是 Altera 供应地 FPGA/CPLD开发集成环境， Altera 是世界上最大地可编程规律器件供应商之一 .QuartusII 在 21 世纪初推出，是Altera 前一代 FPGA/CPLD 集成开发环境 MAX+PLUSII 地更新换代产品，其界面友好，使用便利.它供应了一种与结构无关地设计环境，使设计者能便利地进行设计输入、快速处理和器件编程.Altera 地 QuartusII 供应了完整地多平台设计环境，能满意各种特定设计地需要，也是单芯片可编程系统（ SOPC）设计地综合性环境和SOPC

18、 开发地基本设计工具，并为Altera DSP 开发包进行系统模型设计供应了集成组合环境.QuartusII 设计工具完全支持VHDL 、Verilog 地设计流程，其内部嵌有 VHDL 、Verilog 规律综合器 .QuartusII 也可利用第三方地综合工具.同样， QuartusII 具备仿真功能，同时也支持第三方地仿真工具，如ModelSim. 此外， QuartusII 与 MATLAB和 DSP Builder 结合，可以进行基于FPGA 地 DSP 系统开发和数字通信模块地开发.QuartusII 包括模块化地编译器 .编译器包括地功能模块有分析 /综合器（ Analsis &

19、 Synthesis）、适配器（ Fitter ）、装配器（ Assembler）、时序分析器（ Timing Analyzer ）、设计帮助模块（ Design Assistant ）、 EDA 网表文件生成器（ EDA Netlist Writer ）、编辑数据接口（ Compiler Database Interface）等 .可以通过挑选 Start Compilation 来运行全部地编译器模块，也可以通过挑选 Start 单独运行各个模块 .仍可以通过挑选 Compiler Tool （ Tools 菜单），在 Compiler Tool 窗口中运行该模块来启动编译器模块 .在 C

20、ompilerTool 窗口中，可以打开该模块地设置文件或报告文件，或打开其他相关窗口 .此外， QuartusII 仍包含很多特别有用地LPM （ Library of Parameterized Modules ）模块，它们是复杂或高级系统构建地重要组成部分，在SOPC 设计中被大量使用，也可以与QuartusII 一般设计文件一起使用 .Altera 供应地 LPM 函数均基于 Altera 器件地结构做了优化设计.在很多有用情形中， 必需使用宏功能模块才可以使用一些Altera 特定器件地硬件功能，如各类片上储备器、DSP 模块、LVDS 驱动器、 PLL 以及 SERDES 和 DD

21、IO 电路模块等 .QuartusII 编译器支持地硬件描述语言有VHDL 支持 VHDL 87及 VHDL 97标准 、Verilog HDL及 AHDLAltera HDL.QuartusII 支持层次化设计，可以在一个新地编辑输入环境中对使用不同输入设计方式完成地模块（元件）进行调用，从而解决了原理图与HDL混合输入设计地问题 .在设计输入之后，QuartusII地编译器将给出设计输入地错误报告.可以使用 QuartusII 带有地 RTL Viewer 观看综合后地 RTL 图.QuartusII 作为目前 CPLD/FPGA 开发工具抱负地综合、仿真软件，具有很多优良地特性.(1)

22、继承了 MAX+PLUSII地优点图形输入依旧形象，图形符号与MAX+PLUSII一样符合数字电路地特点，大量74 系列器件符欢迎下载精品学习资源号使能初学者在较短地时间里利用图形编辑设计出需要地电路 .文本输入几乎和 MAX+PLUSII 相同，而且在文本地每一行都有行号，使用语言编写地电路清楚易读 .低层编辑仍旧采纳 Chipview 方式，引脚排列位置映射了实际器件引脚，只要简洁地鼠标拖放即可完成低层编辑 .(2) 支持地器件更多除了支持 MAX3000 、MAX7000 、FLEX6000 、 FLEX10KE 、ACEX1K等 MAX+PLUSII已经支持地器件外，仍支持PEX20K

23、 、 APEX20KE 、 AREXII 、 EXCALIBUR-ARM、 Mercury 、 Stratix 等MAX+PLUSII 下无法支持地大容量高性能地器件 .(3) 增加了网络编辑功能QuartusII支 持 一 个 工 作 组 环境 下 地 设 计 要求 ， 包 括 支 持 基 于 Internet地 协作 设 计 ， 与Cadence、ExemplarLogi 、 MentorGraphics 、Synopsys 和 Synplicity 等 EDA 供应商地开发工具相兼容 .(4) 提升了调试才能QuartusII 增加了一个新地快速适配编译选项，可保留正确性能地设置，加快了

24、编译过程，可缩短 50%地编译时间，对设计性能地影响小.(5) 不足之处软件结构巨大，使用复杂，不如MAX+PLUSII简洁、易学易用 .2. 频率测量2.1数字频率计工作原理概述数字频率计地设计原理实际上是测量单位时间内地周期数.这种方法免去了实测以前地猜测， 同季节约了划分频段地时间，克服了原先高频段采纳测频模式而低频段采纳测周期模式地测量方法存在换挡速度慢地缺点.采纳一个标准地基准时钟，在单位时间1s里对被测信号地脉冲数进行计数，即为信号地频率. 由于闸门地起始和终止时刻对于信号来说是随机地，将会有一个脉冲周期地量化误差.进一步分析测量精确度：设待测信号脉冲周期为Tx, 频率为 Fx ，

25、当测量时间为T=1s 时，测量精确度为欢迎下载精品学习资源=Tx/T=1/Fx. 由此可知直接测频法地测量精确度与信号地频率有关：当待测信号频率较高时，测量精确度也较高，反之测量精确度也较低.因此直接测频法只适合测量频率较高地信号，不能满意在整个测量频段内地测量精度保持不变地要求.为克服低频段测量地不精确问题，采纳门控信号和被测信号对计数器地使能信号进行双重掌握，大大提高了精确度.当门控信号为 1 时，使能信号并不为1，只有被测信号地上升沿到来时，使能端才开头发送有效信号，两个计数器同时开头计数.当门控信号变为0 时，使能信号并不是立刻转变，而是当被测信号地下一个上升沿到来时才变为0，计数器停

26、止计数.因此测量地误差最多为一个标准时钟周期 .当采纳 100MHz 地信号作为标准信号时，误差最大为0.01 s.运算每秒钟内待测信号脉冲个数.这就要求计数使能信号TSTEN 能产生一个 1 秒脉宽地周期信号，并对频率计地每一计数器cnt10 地 ENA 使能端进行同步掌握 .当 TSTEN 为高电平常，答应计数；低电平常，停止计数，并保持其所计地数.在停止计数期间，第一需要一个锁存信号LOAD地上跳沿将计数器在前1 秒钟地计数值锁存进32 位锁存器 REG32B 中，并由外部地译码器译出并稳固显示 .锁存信号之后，必需由清零信号CLR_CNT 对计数器进行清零，为下一秒钟地计数操作做准备.

27、当系统正常工作时，脉冲发生器供应地1 Hz 地输入信号，经过测频掌握信号发生器进行信号地变换，产生计数信号，被测信号通过信号整形电路产生同频率地矩形波，送入计数模块，计数模块对输入地矩形波进行计数，将计数结果送入锁存器中，保证系统可以稳固显示数据，显示译码驱动电路将二进制表示地计数结果转换成相应地能够在数码显示管上可以显示地十进制结果. 在数码显示管上可以看到计数结果3.频率测量方案采纳等精度频率测量法，测量精度保持恒定，不随所测信号地变化而变化.在快速测量地要求下，要保证较高精度地测频，必需采纳较高地标准频率信号.单片机受本身时钟频率和如干指令运 算地限制，测频速度较慢，无法满意高速、高精度

28、地测频要求；而采纳高集成度、高速地现场可编程门阵列 FPGA 为实现高速、高精度地测频供应了保证.2.3.2 等精度测频原理等精度测频方法是在直接测频方法地基础上进展起来地.它地闸门时间不是固定地值，而是被 测信号周期地整数倍，即与被测信号同步，因此，避除了对被测信号计数所产生1 个字误差，并且达到了在整个测试频段地等精度测量.其测频原理如图2.1 所示 .在测量过程中，有两个计数器分别对标准信号和被测信号同时计数.第一给出闸门开启信号预置闸门上升沿 ，此时计数器并不开头计数，而是等到被测信号地上升沿到来时，计数器才真正开头计数.然后预置闸门关闭信号下降沿 到时，计数器并不立刻停止计数，而是等

29、到被测信号地上升沿到来时才终止计数，完成一次测量过欢迎下载精品学习资源程.可以看出，实际闸门时间t 与预置闸门时间t1 并不严格相等，但差值不超过被测信号地一个周期4.图 2.1 等精度测频原理波形图等精度测频地实现方法可简化为图2.2 所示.CNT1 和 CNT2 是两个可控计数器，标准频率信号从 CNT1 地时钟输入端 CLK 输入；经整形后地被测信号从CNT2 地时钟输入端 CLK 输入.当预置门控信号为高电平常，经整形后地被测信号地上升沿通过D 触发器地Q 端同时启动CNT1和CNT2.CNT1 、CNT2 同时对标准频率信号和经整形后地被测信号进行计数，分别为NS 与 NX. 当预置

30、门信号为低电平地时候，后而来地被测信号地上升沿将使两个计数器同时关闭，所测得地频率为FS/NS*NX. 就等精度测量方法测量精度与预置门宽度地标准频率有关，与被测信号地频率无关.在预置门时间和常规测频闸门时间相同而被测信号频率不同地情形下，等精度测量法地测量精度不变.图 2.2 等精度测频实现原理图本章小结本章从各个方面说明白频率计地工作原理，对等精度频率计地实现，在理论上起到了作用.3. 数字频率计地系统设计与功能仿真3.1 系统地总体设计当系统正常工作时，由系统时钟供应地100MHz 地输入信号，经过信号源模块，先通过100分频产生 1MHZ 地时钟信号，再将1MHZ 地时钟信号分频产生多

31、种频率输出，其中1HZ 地输出频率被作为掌握模块地时钟输入，7812HZ 地输出频率被作为显示模块地时钟输入，由掌握模块产生欢迎下载精品学习资源地计数使能信号 testen 和清零信号 clr 对计数模块进行掌握，而由其产生地锁存信号load 对锁存模块进行掌握，一旦计数使能信号为高电平，并且时钟上升沿到来，计数器便开头正常计数，清零信号到来就计数清零，而当锁存信号为高电平常，数据便被锁存器锁存，然后将锁存地数据输出到显示模块显示出来，数据锁存保证系统可以稳固显示数据，显示译码驱动电路将二进制表示地计数结果转换成相应地能够在数码显示管上可以显示地十进制结果.在数码显示管上可以看到计数结果.数字

32、频率计地原理框图如图3.1 所示 .主要由 5 个模块组成，分别是：信号源模块、掌握模块、计数模块、锁存器模块和显示器模块6.图 3.1 数字频率计地原理框图依据数字频率计地系统原理，cnt 掌握信号发生器 .testctl 地计数使能信号testen 能产生一个 1 s 宽地周期信号，并对频率计地每一计数器Cnt10 地 ENA 使能端进行同步掌握：当testen 高电平常答应计数、低电平常停止计数.reg32b 为锁存器 .在信号 load 地上升沿时，立刻对模块地输入口地数据锁存到reg32b 地内部， 并由 reg32b 地输出端输出，然后，七段译码器可以译码输出.在这里使用了锁存器，

33、好处是可以稳定 显 示 数 据 ， 不 会 由 于 周 期 性 地 清 零 信 号 而 不 断 闪 烁 .Cnt10 为十进制计数器 .有一时钟使能输入端ENA ，用于锁定计数值.当高电平常答应计数，低电 平 时 禁 止 计 数 . 将 八 个 十 进 制 计 数 器 Cnt10 级 联 起 来 实 现 8 位 十 进 制 计 数 功 能 2 ， 7.disply 为七段译码显示驱动电路，可以将频率计数地结果译成能在数码管上显示地相对应地阿拉伯数字，便于读取测量地结果.为了实现系统功能，测频掌握信号发生器testctl、计数器 Cnt10 、锁存器reg32b 存在一个工作时序地问题，设计时需

34、要综合考虑.欢迎下载精品学习资源8位数字频率计地顶层框图（ endfreq.bdf ），设计实现包括信号源模块（ F1MHZ 、CNT ）、频率计模块（ FREQ）和显示模块（ display ）三大模块 .下面分别介绍三个模块地结构和实现方法 .3.2 信号源模块信号源是为了产生 1MHz 地门控信号和待测地定频信号，而对输入系统时钟 clk（ 50MHz ）进行分频地模块，设计源代码 PIN1MHZ.VHD 对输入系统时钟 clk （ 50MHz ）进行分频产生 1MHz 信号.PIN1MHZ地封装图如 3.2 所示，图中 CLKIN为接入地 100MHZ信号，图中CLKOUT为接到CNT

35、 地 CLK 地 1MHZ 地信号 .PIN1MHZ_1clkinclkoutinst图3.2 PIN1MHZ 封装图PIN1MHZ 地工作时序仿真图如图3.3 所示 .图 3.3 信号源模块仿真图从 PIN1MHZ地工作时序仿真图可以看出：由系统时钟供应地100MHz 地输入信号，经过信号源模块，通过 100 分频产生 1MHZ 地时钟信号，达到了设计所需地预期成效.3.3 分频器此程序要求将 1MHZ 地输入频率分别进行21分频 产生 500KHZ 地输出频 freq500k 、23分频 产生125 KHZ 地输出频率 freq125k 、25 分频 产生 31250HZ 地输出频 fre

36、q31250 、27分频 产生 7812HZ 地输出频率 freq7812 、 29 分频 产生 1953HZ 地输出频率freq1953 、 211分频 产生 488HZ 地输出频率freq488 、213分频 产生 1HZ 地输出频率 freq1.CNT 地封装图如图 3.4，图中 CLK 为PIN1MHZ 输入地 1MHZ 信号， freq1为输出给掌握信号发生器地 1HZ 信号， 7812HZ 地输出频率 freq7812 被作为显示模块地时钟输入，freq 488 、freq1953、freq31250 、 freq125K 、freq500K 作为待测信号 .欢迎下载精品学习资源c

37、ntclkfreq1 f req488f req1953 f req7812 freq31250 f req125kf req500kinst图 3.4CNT 封装图CNT 地工作时序仿真图如图3.5 所示.图 3.5 CNT 地时序仿真图当 1MHZ 频率波形输入后，分别产生了设计所需要地500KHZ 地输出频 freq500k ， 125 KHZ 地输出频率 freq125k ，31250HZ 地输出频 freq31250 ， 7812HZ 地输出频率 freq7812 ， 1953HZ 地输出频率 freq1953 ， 488HZ 地输出频率 freq488 ， 1HZ 地输出频率 fr

38、eq1.3.4 测频掌握信号产生器掌握模块地作用是产生测频所需要地各种掌握信号.掌握信号地标准输入时钟为1HZ, 每两个时钟周期进行一次频率测量.该模块产生地 3 个掌握信号，分别为TSTEN,LOAD,CLR_CNT.CLR_CNT 信号用于在每次测量开头时，对计数器进行复位，以清除上次测量地结果，该复位信号高电平有效，连续半个时钟周期地时间.TSTEN 为计数答应信号，在TSTEN 信号地上升沿时刻计数模块开头对输入信号地频率进行测量，测量时间恰为一个时钟周期正好为单位时间1s，在此时间里被测信号地脉冲数进行计数，即为信号地频率.然后将值锁存，并送到数码管显示出来.设置锁存器地好处是使显示

39、地数据稳固，不会由于周期性地清零信号而不断闪耀.在每一次测量开头时，都必需重新 对计数器清 07.测频掌握产生器如图3.6，图中 CLK 接 CNT 地 FREQ1 地 1HZ 地信号， TSTEN 为计数答应信欢迎下载精品学习资源号，接计数器CNT10 地 ENA ， CLR_CNT信号用于在每次测量开头时，对计数器进行复位，接计数器 CNT10 地 CLR ， LOAD 接锁存器地 LOAD.TESTCTLCLKTSTEN CLR_CNTLOADinst图 3.6 TESTCTL 地封装图测频掌握信号发生器TESTCTL地工作时序图，掌握模块地几个掌握信号地时序关系图如图3.7 所示 .图

40、3.7 TESTCTL 地时序仿真图从图中可看出，计数使能信号TSTEN 在 1s 地高电平后，利用其反相值地上跳沿产生一个锁存信号 LOAD, 随后产生清 0 信号上跳沿 CLR_CNT. 为了产生这个时序图需第一建立一个由D 触发器构成地二分频器，在每次时钟CLK上升沿到来时令其翻转.其中，掌握信号时钟clk地频率取1HZ ，而信号 TSTEN 地脉宽恰好为 1s，可以用作闸门信号 .此时，依据测频地时序要求，可得出信号 LOAD和 CLR_CNT地规律描述 .由图可知，在计数完成后，计数使能信号TETEN 在 1s 地高电平后，利用其反相值地上跳沿产生一个锁存信号LOAD,0.5s后，

41、CLR_CNT产生一个请零信号上跳沿.3.5 锁存器锁存器模块也是必不行少地，测量模块测量完成后，在load信号地上升沿时刻将测量值锁存到寄存器中，然后输出到显示模块.锁存器是起数据保持地作用，它将会把数据储存到下次触发或复位.主要是主从触发器组成地.用于储备数据来进行交换，使数据稳固下来保持一段时间不变化，直到新地数据将其替换 .锁存器 REG32B 地封装如图 3.8，图中 LOAD 接掌握测频产生器 TESTCTL 地LOAD ，而 DIN31.0接计数器 CNT10 地CQ3.0 ， DOUT31.0 接显示器 display地in端.欢迎下载精品学习资源REG32B欢迎下载精品学习资源LOAD DIN31.0DOUT31.0欢迎下载精品学习资源inst图3.8 REG32B 地封装图32 位锁存器 REG32B 地工作时序图如图3.9.图 3.9 REG32B地时序仿真图本程序是用来实现锁存器模块地功能，但它地程序相当简洁，在锁存信号load 地上升沿到来时，锁存器将测量值锁存到寄存器，然后输出到显示模块.但从仿真图 3.9 中可以明显地看出，锁存输出并不是立刻进行地，