2022年基于FPGA的多功能电子时钟方案设计书报告.docx

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1、精品学习资源基于 FPGA的多功能时钟的设计学院：电控学院班级：微电子 1001 班姓名： xxx学号： xxxxxxxxxx日期： 2021 年 3 月 21 日欢迎下载精品学习资源第一章绪论现代社会的标志之一就是信息产品的广泛使用，而且是产品的性能越来越强，复杂程度越来越高，更新步伐越来越快；支撑信息电子产品高速进展的基础就是微电子制造工艺水平的提高和电子产品设计开发技术的进展；前者以微细加工技术为代表，而后者的代表就是电子设计自动化（ electronic design automatic, EDA ）技术；本设计采纳的 VHDL是一种全方位的硬件描述语言，具有极强的描述才能， 能支持系

2、统行为级、寄存器传输级和规律门级这三个不同层次的设计；支持结 构、数据流、行为三种描述形式的混合描述，掩盖面广，抽象才能强，因此在 实际应用中越来越广泛； ASIC是专用的系统集成电路，是一种带有规律处理的加速处理器；而 FPGA是特别的 ASIC芯片，与其它的 ASIC芯片相比，它具有设计开发周期短、设计制造成本低、开发工具先进、标准产品无需测试、质量稳固 以及可实时在线检测等优点；1在掌握系统中，键盘是常用的人机交换接口，当所设置的功能键或数字键按下的时候，系统应当完成该键所对应的功能；因此，按键信息输入是与软件结构亲密相关的过程；依据键盘结构的不同，采纳不同的编码方法，但无论有无编码以及

3、采纳什么样的编码，最终都要转换成为相应的键值，以实现按键功能程序的转移；钟表的数字化给人们生产生活带来了极大的便利，而且大大地扩展了钟表原先的报时功能；诸如定时自动报警、定时启闭电路、定时开关烘箱、通断动力设备，甚至各种定时电气的自动启用等，全部这些都是以钟表数字化为基础的；因此讨论数字钟以及扩大其应用有着特别现实的意义；1.1 选题背景本节将从 FPGA嵌入式应用开发技术与数字钟技术进展的客观实际动身，通过对该技术进展状况的明白及课题本身的需要，指出讨论基于FPGA的芯片系统与设计数字钟的设计与实现的必要性；1.1.1 课题相关技术的进展当今电子产品正向功能多元化 , 体积最小化 , 功耗最

4、低化的方向进展；它与传统的电子产品在设计上的显着区分是大量使用大规模可编程规律器件，使产 品的性能提高，体积缩小，功耗降低，同时广泛运用现代运算机技术，提高产 品的自动化程度和竞争力，缩短研发周期；EDA技术正是为了适应现代电子技术的要求，吸取众多学科最新科技成果而形成的一门新技术；美国 ALTERA公司的可编程规律器件采纳全新的结构和先进的技术，加上Quartus 开发环境，使得其更具有高性能，开发周期短等特点，特别便利进行电子产品的开发和设计； 2EDA技术以大规模可编程规律器件为设计载体，以硬件描述语言为系统规律描述主要表达方式，以运算机和大规模可编程规律器件的开发软件及试验开发系统为设

5、计工具，自动完成用软件的方式设计的电子系统到硬件系统的规律欢迎下载精品学习资源编译、规律化简、规律分割、规律映射、编程下载等工作，最终形成集成电子系统或专用集成芯片的一门新技术；本设计是利用 VHDL硬件描述语言结合可编程规律器件进行的，并通过数码管静态显示走时结果；数字钟可以由各种技术实现，如单片机等；利用可编程 规律器件具有其它方式没有的特点，它具有易学、便利、新奇、好玩、直观，设计与试验胜利率高、理论与实践结合紧密、积小、量大、/O 口丰富、编程和加密等特点，并且它仍具有开放的界面、丰富的设计库、模块化的工具以及LPM定制等优良性能，应用特别便利；因此，本设计采纳可编程规律器件实现；1.

6、1.2 课题讨论的必要性现在是一个学问爆炸的新时代；新产品、新技术层出不穷，电子技术的进展更是日新月异；可以毫不夸张的说，电子技术的应用无处不在，电子技术正在不断地转变着我们的生活，转变着我们的世界；在这快速进展的岁月，时间对人们来说是越来越珍贵，在快节奏的生活时，人们往往遗忘了时间，一旦遇到重要的事情而遗忘了时间，这将会带来很大的缺失，因此我们需要一个定时系统来提示这些劳碌的人；数字化的钟表给人们带来了极大的便利；近些年， 随着科技的进展和社会的进步，人们对数字钟的要求也越来越高，传统的时钟已不能满意人们的需求，多功能数字钟不管在性能仍是在样式上都发生了质的变化，有电子闹钟、数字闹钟等等；1

7、.2 课题讨论的内容本设计主要讨论基于 FPGA的数字钟，要求时间以 24 小时为一个周期，显示时、分；具有校时以及整点报时功能，可以对时、分进行单独校对，使其校 正到标准时间；校对时间由 15 矩形键盘进行掌握，为了保证计时的稳固及精确须由晶体振荡器供应时间基准信号；欢迎下载精品学习资源其次章 FPGA 简介2.1 FPGA 概述FPGA是现场可编程门阵列（ Field Programmable Gate Array）的简称，与之相应的 CPLD是复杂可编程规律器件（ Complex Programmable Logic Device）的简称，两者的功能基本相同，只是实现原理略有不同，有时可

8、以忽视这两者的区分，统称为可编程规律器件或 CPLD/PGF；A CPLD/PGF几A 乎能完成任何数字器件的功能，上至高性能 CPU，下至简洁的 74电路；它犹如一张白纸或是一积累木，工程师可以通过传统的原理图输入或硬件描述语言自由的设计一个数字系 统；通过软件仿真可以事先验证设计的正确性，在PCB完成以后，利用 CPLD/FPG的A 在线修改功能，随时修改设计而不必改动硬件电路；使用CPLD/FPG开A 发数字电路，可以大大缩短设计时间，削减PCB面积，提高系统的3牢靠性；这些优点使得 CPLD/FPG技A 术在 20世纪90岁月以后得到飞速的进展，同时也大大推动了 EDA软件和硬件描述语

9、言 HDL的进步；2.2 FPGA 基本结构FPGA具有掩膜可编程门阵列的通用结构，它由规律功能块排成阵列，并由可编程的互连资源连接这些规律功能块来实现不同的设计；FPGA一般由 3种可编程电路和一个用于存放编程数据的静态储备器SRAM组成；这 3种可编程电路是：可编程规律模块（ CLB-Configurable LogicBlock ）、输入 / 输出模块（ IOB-I/O Block）和互连资源（ IRInterconnect Resource）；可编程规律模块 CLB是实现规律功能的基本单元，它们通常规章的排列成一个阵列，散布于整个芯片；可编程输入/ 输出模块（ IOB）主要完成芯片上的

10、规律与外部封装脚的接口，它通常排列在芯片的四周；可编程互连资源包括各种长度的连接线段和一些可编程连接开关，它们将各个CLB之间或 CLB、IOB之间以及 IOB之间连接起来，构成特定功能的电路； 41. CLB是FPGA的主要组成部分；图 2.1 是CLB基本结构框图，它主要由规律函 数发生器、触发器、数据挑选器等电路组成；CLB中3个规律函数发生器分别是 G、F和H，相应的输出是 G、F和H；G有4个输入变量 G1、G2、G3和G4； F也有4个输入变量 F1、F2、F3和F4；这两个函数发生器是完全独立的，均可以实现4输入变量的任意组合规律函数；规律函数发生器H有3个输入信号；前两个是函数

11、发生器的输出 G和F，而另一个输入信号是来自信号变换电路的输出H1；这个函数发生器能实现 3输入变量的各种组合函数；这 3个函数发生器结合起来，可实现多达 9变量的规律函数；CLB中有很多不同规格的数据挑选器（四选一、二选一等），通过对CLB内部数据挑选器的编程，规律函数发生器G、F和H的输出可以连接到 CLB输出端 X或Y，并用来挑选触发器的鼓励输入信号、时钟有效边沿、时钟使能信号以及输出信号；这些数据挑选器的地址掌握信号均由编程信息供应，从而实现所需的电路结构；CLB中的规律函数发生器 F和G均为查找表结构，其工作原理类似于 ROM；F和 G的输入等效于 ROM的地址码，通过查找 ROM中

12、的地址表可以得到相应的组合规律欢迎下载精品学习资源函数输出；另外，规律函数发生器 F和G仍可以作为器件内高速 RAM或小的可读写储备器使用，它由信号变换电路掌握；2. 输入/ 输出模块 IOB；IOB供应了器件引脚和内部规律阵列之间的连接；它主要由输入触发器、输入缓冲器和输出触发/ 锁存器、输出缓冲器组成；每个IOB掌握一个引脚，它们可被配置为输入、输出或双向I/O 功能；当 IOB掌握的引脚被定义为输入时，通过该引脚的输入信号先送入输入缓冲器；缓冲 器的输出分成两路：一路可以直接送到MUX，另一路延时几个纳秒（或者没有延时）后送到输入通路 D触发器，再送到数据挑选器；通过编程给数据挑选器不同

13、的掌握信息，确定送至 CLB阵列的 I1 和I2 是来自输入缓冲器，仍是来自触发器；当IOB掌握的引脚被定义为输出时， CLB阵列的输出信号 OUT也可以有两条传输途径：一条是直接经 MUX送至输出缓冲器，另一条是先存入输出通路D触发 器，再送至输出缓冲器；IOB输出端配有两只 MOS管，它们的栅极均可编程，使 MOS管导通或截止，分别经上拉电阻接通 VCC、地线或者不接通，用以改善输出波形和负载才能；3. 可编程互连资源 IR；可编程互连资源 IR可以将FPGA内部的 CLB和CLB之间、CLB和IOB之间连接起来，构成各种具有复杂功能的系统；IR主要由很多金属线段构成，这些金属线段带有可编

14、程开关，通过自动布线实现各种电路的连接；2.3 FPGA 系统设计流程一般说来，一个比较大的完整的工程应当采纳层次化的描述方法：分为几个较大的模块，定义好各功能模块之间的接口，然后各个模块再细分去具体实现，这就是自顶向下的设计方法；目前这种高层次的设计方法已被广泛采纳；高层次设计只是定义系统的行为特点，可以不涉及实现工艺，因此仍可以在厂家综合库的支持下，利用综合优化工具将高层次描述转换为针对某种工艺优化的网络表，使工艺转化变得轻而易举；CPLD/FPG系A 统设计的工作流程如图 2.2 所示；流程说明：1. 工程师依据“自顶向下”的设计方法进行系统划分；2. 输入VHDL代码，这是设计中最为普

15、遍的输入方式；此外，仍可以采纳图形输入方式，这种输入方式具有直观、简洁懂得的优点；3. 将以上的设计输入编译成标准的 VHDL文件；4. 进行代码级的功能仿真，主要是检验系统功能设计的正确性；这一步骤适用于大型设计，由于对于大型设计来说，在综合前对源代码仿真，就可以大大削减设计重复的次数和时间；一般情形下，这一仿真步骤可略去；5. 利用综合器对 VHDL源代码进行综合优化处理，生成门级描述的网络表文 件，这是将高层次描述转化为硬件电路的关键步骤；综合优化是针对ASIC芯片欢迎下载精品学习资源供应商的某一产品系列进行的，所以综合的过程要在相应的厂家综合库的支持下才能完成；6. 利用产生的网络表文

16、件进行适配前的时序仿真，仿真过程不涉及具体器件的硬件特性，是较为粗略的；一般的设计，也可略去这一步骤；7. 利用适配器将综合后的网络表文件针对某一具体的目标器件进行规律映射操作，包括底层器件配置、规律分割、规律优化和布局布线；8. 在适配完成后，产生多项设计结果： a. 适配报告，包括芯片内部资源利用情形，设计的布尔方程描述情形等；b. 适配后的仿真模型； c. 器件编程文件；依据适配后的仿真模型，可以进行适配后时序仿真，由于已经得到器件的 实际硬件特性（如时延特性），所以仿真结果能比较精确的预期将来芯片的实 际性能；假如仿真结果达不到设计要求，就修改VHDL源代码或挑选不同速度和品质的器件，

17、直至满意设计要求；最终将适配器产生的器件编程文件通过编程器或下载电缆载入到目标芯片CPLD/FPG中A ；5系统划分VHDL 代码或图形方式输入编译器代码级功能仿真欢迎下载精品学习资源仿真综合库综合器适配前时序仿真适配器欢迎下载精品学习资源欢迎下载精品学习资源适配后仿真模型适配后时序仿真器件编程文件CPLD/ FPGA 实现适配报告ASIC 实现欢迎下载精品学习资源图2.2 CPLD/FPGA 系统设计流程欢迎下载精品学习资源2.4 FPGA 开发编程原理硬件设计需要依据各种性能指标、成本、开发周期等因素，确定正确的实现方案，画出系统框图，挑选芯片，设计PCB并最终形成样机；CPLD/FPG软

18、A 件设计可分为两大块：编程语言和编程工具；编程语言主要有VHDL和Verilog 两种硬件描述语言；编程工具主要是两大厂家Altera 和Xilinx的集成综合 EDA软件QuartusII以及第三方工具；具体的设计输入方式有以下几种：1. HDL语言方式； HDL既可以描述底层设计，也可以描述顶层的设计，但它不简洁做到较高的工作速度和芯片利用率；用这种方式描述的工程最终所能达到的性能与设计人员的水平、体会以及综合软件有很大的关系；2. 图形方式；可以分为电路原理图描述，状态机描述和波形描述3种形式；电路原理图方式描述比较直观和高效，对综合软件的要求不高；一般大都使用成熟的IP 核和中小规模

19、集成电路所搭成的现成电路，整体放到一片可编程规律器件的内部去，其硬件工作速度和芯片利用率很高，但是当工程很大时，该方 法就显得有些繁琐；状态机描述主要用来设计基于状态机思想的时序电路；在 图形的方式下定义好各个工作状态，然后在各个状态上输入转换条件以及相应 的输入输出，最终生成 HDL语言描述，送去综合软件综合到可编程规律器件的内部；由于状态机到 HDL语言有一种标准的对应描述方式，所以这种输入方式最终所能达到的工作速度和芯片利用率主要取决于综合软件；波形描述方式是基于真值表的一种图形输入方式，直接描述输入与输出的波形关系；2.5 QuartusII 设计平台2.5.1 软件开发环境及基本流程

20、本设计所用软件主要是 QuartusII，在此对它做一些介绍；QuartusII是 Altera供应的 FPGA/CPLD开发集成环境， Altera是世界上最大的可编程规律器件供应商之一； QuartusII供应了一种与结构无关的设计环 境，使设计者能便利地进行设计输入、快速处理和器件编程；Altera公司的 QuartusII开发工具人机界面友好、易于使用、性能优良， 并自带编译、仿真功能； QuartusII软件完全支持 VHDL设计流程，其内部嵌有VHDL规律综合器； QuartusII也可以利用第三方的综合工具，如FPGA Compiler II，并能直接调用这些工具；同样， Qua

21、rtusII具备仿真功能，同时也支持第三方的仿真工具；此外， QuartusII与 MATLAB和 DSP Builder 结合，可以进行基于 FPGA的 DSP系统开发，是 DSP硬件系统实现的关键 EDA技术；QuartusII包括模块化的编译器；编译器包括的功能模块有分析/ 综合器、适配器、装配器、时序分析器、设计帮助模块、EDA网表文件生成器、编辑数据接口等；可以通过挑选 Start Compilation来运行全部的编译器模块，也可以通过挑选 Start单独运行各个模块；在 Compiler Tool窗口中，可以打开该模块的设置文件或报告文件，或者打开其它相关窗口；欢迎下载精品学习资

22、源图 2.3 上排所示的是 QuartusII编译设计主控界面，它显示了 QuartusII自动设计的各主要处理环节和设计流程，包括设计输入编辑、设计分析与综合、适配、编程文件汇编、时序参数提取以及编程下载几个步骤；图2.3 下排的流程框图是与上面的QuartusII设计流程相对比的标准的 EDA开发流程 ；图形或HDL编辑Analysis & Synthesis 分析与综合 Filter 适配器 Assembler 编程文件汇编 编辑器Timing Analyzer 时序分析器 设计输入综合或编译适配器件下载仿真图 2.3 QuartusII设计流程在设计输入之后， QuartusII的编译

23、器将给出设计输入的错误报告；QuartusII拥有性能良好的设计错误定位器，用于确定文本或图形设计中的错误；在进行编译后，可对设计进行时序仿真；在仿真前，需要利用波形编辑器编辑一个波形鼓励文件；编译和仿真检测无误后，便可将下载信息通过QuartusII供应的编程器下载入目标器件中了； 6QuartusII图形用户界面的基本设计流程如下：1. 使用 New Project Wizard（File菜单）建立新工程并指定目标器件或器件系列；2. 使用 Text Editor（文本编辑器）建立 Verilog HDL、VHDL或 Altera硬件描述语言（ AHDL）设计；可以使用 Block Edi

24、tor（原理图编辑器）建立流程 图或原理图；流程图中可以包含代表其它设计文件的符号；仍可以使用 MegaWizard Plug-In Manager生成宏功能模块和 IP 内核的自定义变量，在设计中将它们实例化；3. （可选）使用 Assignment Editor、Settings对话框（ Assignments菜单）、 Floorplan Editor或 LogicLock 功能指定初始设计的约束条件；4. （可选）使用 SOPC Builder 或 DSP Builder建立系统级设计；5. （可选）使用 Software Builder为 Excalibur器件处理器或 Nios 嵌入

25、式处理器建立软件和编程文件；欢迎下载精品学习资源6. 使用 Analysis & Synthesis对设计进行综合；7. （可选）使用仿真器对设计执行功能仿真；8. 使用 Fitter对设计执行布局布线；在对源代码进行少量更换之后，仍可以使用增量布局布线；9. 使用 Timing Analyzer对设计进行时序分析；10. 使用仿真器对设计进行时序仿真；11. （可选）使用物理综合、时序底层布局图、LogicLock 功能、 Settings对话框和 Assignment Editor进行设计优化，实现时序关闭；12. 使用 Assembler 为设计建立编程文件；13. 使用编程文件、 Pr

26、ogrammer 和 Altera硬件编程器对器件进行编程；或将编程文件转换为其它文件格式以供嵌入式处理器等其它系统使用；14. （可选）使用 SignalTap II Logic Analyzer、SignalProbe功能或Chip Editor对设计进行调试；15. （可选）使用 Chip Editor、Resource Property Editor和 Change Manager进行工程更换治理；2.5.2 具体设计流程1. 建立工作库文件夹和编辑设计文件第一建立工作库目录，以便储备工程工程设计文件；任何一项设计都是一项工程（ Project ），都必需第一为此工程建立一个放置与此工

27、程相关的全部设计文件的文件夹；此文件夹将被 EDA软件默认为工作库；一般来说，不同的设计工程最好放在不同的文件夹中，而同一工程的全部文件都必需放在同一文件夹中；2. 创建工程使用 New Project Wizard可以为工程指定工作目录、安排工程名称以及指定最高层设计实体的名称，仍可以指定要在工程中使用的设计文件、其它源文 件、用户库和 EDA工具，以及目标器件系列和具体器件等；3. 编译前设置在对工程进行编译处理前，必需做好必要的设置；步骤如下：a. 挑选 FPGA目标芯片b. 挑选配置器件的工作方式c. 挑选配置器件和编程方式欢迎下载精品学习资源d. 挑选输出设置e. 挑选目标器件闲置引

28、脚的状态4. 全程编译QuartusII编译器是由一系列处理模块构成的，这些模块负责对设计工程 的检错、规律综合、结构综合、输出结果的编辑配置，以准时序分析；在这一 过程中，将设计工程适配到 FPGA目标器中，同时产生多种用途的输出文件；编译器第一检查出工程设计文件中可能的错误信息，供设计者排除；然后产生一 个结构化的以网表文件表达的电路原理图文件；假如编译胜利，可以见到工程治理窗口左上角显示了工程（例如工程div ）的层次结构和其中结构模块耗用的规律宏单元数；在此栏下是编译处理流程，包括数据网表建立、规律综合、适配、配置文件装配和时序分析等；最下栏是编译处理信息；中栏式编译报告工程挑选菜单，

29、单击其中各项可以具体明白编译与分析结果；5. 时序仿真工程编译通过后，必需建立 VWF文件对其功能和时序性质进行仿真测试，7以明白设计结果是否满意原设计要求；第三章数字钟总体设计方案3.1 数字钟的构成数字钟实际上是一个对标准频率（ 1HZ）进行计数的计数电路；由于计数的起始时间不行能与标准时间（如北京时间）一样，故需要在电路上加一个校时 电路，同时标准的 1HZ时间信号必需做到精确稳固，通常使用石英晶体振荡器电路构成数字钟；3.2 数字钟的工作原理振荡器产生稳固的高频脉冲信号，作为数字钟的时间基准，然后经过分频器输出标准秒脉冲；秒计数器满 60后向分计数器进位，分计数器满60后向小时计数器进

30、位，小时计数器依据“ 24翻1”规律计数；计数满后各计数器清零，重新计数；计数器的输出分别经译码器送数码管显示；计时显现误差时，可以用校时电路校时、校分；掌握信号由 15矩形键盘输入；时基电路可以由石英晶体振荡电路构成，假设晶振频率 1MHz，经过 6次特别频就可以得到秒脉冲信号；译码显示电路由八段译码器完成；欢迎下载精品学习资源1. 系统芯片的选取3.3 数字钟硬件电路设计欢迎下载精品学习资源本系统拟采纳 Altera公司 Cyclone 系列的 EP2C3T144芯片；选用该款芯片的缘由是：欢迎下载精品学习资源 Altera公司的 Quartus II开发环境特别友好、直观，为整个系统的开

31、发供应了极大的便利； 该 FPGA片内规律资源、 IO 端口数和 RAM容量都足够用，并且价格相对来说比较廉价，速度快，可以满意要求，且有很大的升级空间；EP2C3T144是 Altera公司生产的 Cyclone I代、基于 1.5V（内核）， 3.3V（ I/O ）， 0.13um 和 SRAM的 FPGA，容量为 2910 个 LE，拥有 13 个 M4KRAM（4K位+奇偶校验）块；除此之外，仍集成了很多复杂的功能，供应了全功能的锁相 环（ PLL），用于板级的时钟网络治理和专用I/O 口，这些接口用于连接业界标准的外部储备器器件，具有成本低和使用便利的特点，具有以下特性： 新的可编程

32、架构通过设计实现低成本； 嵌入式储备资源支持各种储备器应用和数字信号处理器（DSP）； 采纳新的串行置器件如 EPCS1的低成本配置方案； 支持 LVTTL、LVCMO、SSSTL-2以及 SSTL-3 I/O 标准； 支持 66MHZ，32 位 PCI 标准； 支持低速（ 311Mbps） LVDS I/O； 支持串行总线和网络接口及各种通信协议； 使用 PLL治理片内和片外系统时序；欢迎下载精品学习资源 支持外部储备器，包括 DDR SDRA（M 133MH）Z SDRA；M， FCRAM以及 SDR欢迎下载精品学习资源 支持多种 IP，包括 Altera公司的 MegaCore以及其合伙

33、组织的 IP ，支持最新推出的 Nios II嵌入式处理器，具有超凡的性能、低成本和最完整的一 套软件开发工具； 7EP2C3T144C引8 脚图如图 3.1 所示；欢迎下载精品学习资源图 3.1 EP2C3T144C8 引脚图2. 显示电路设计显示电路所选用 4 个数码管以动态显示扫描方式完成时、分显示；显示电路原理图如图 3.2 所示；欢迎下载精品学习资源图 3.2 LED 数码管显示原理图第四章单元电路设计4.1 设计要求本次设计的多功能数字钟具有如下功能：1. 秒分时的依次显示并正确计数；2. 定时闹钟：实现整点报时，扬声器发出报时声音；3. 时间设置，即手动调时功能：当认为时钟不精确

34、时，可以分别对分时进行调整；4.2 总体设计4.2.1 外部输入输出要求外部输入要求：输入信号有1kHz 1Hz 时钟信号、低电平有效的调时切换 SET、低电平有效的时分秒挑选信号SEL、低电平有效的加 ADD和减MINUS；外部输出要求：整点报时信号（59 分 51 357 秒时未 1Hz 低频声， 59 分 59 秒时为 1kHz 高频声）、时十位显示信号、时个位显示信号、分十位显示信号及分个位、秒十位及秒个位；数码管显示位选信号CHOOSE7.0 等八个信号；欢迎下载精品学习资源4.2.2 内部各功能模块：1 ）分频模块：整点报时用的 1kH 与 1Hz 的脉冲信号，这里的输入信号是50

35、MHz信号， 所以需要一个 50 分频和一个 1000 分频；时间基准采纳 1Hz 输入信号，就再用 1000 分频将 1KHz 分频成 1Hz；2 ）秒计数模块 SECON：D60 进制，带有加减调剂功能的，输入为1Hz 脉冲和低电平有效的使能信号及加减信号，输出秒个位、十位及进位信号S-LINK-M ；3） 分计数模块 MINUTE60 进制，带有进位 S-LINK-M 和加减调剂功能的，输入为1Hz 脉冲和低电平有效的使能信号及加减信号，输出分个位、十位及进位信号M-LINK-H ；4） 时计数模块 HOU：R24 进制，带有进位 M-LINK-H 和加减调剂功能的，输入为1Hz 脉冲和

36、低电平有效的使能信号及加减信号，输出时个位、十位；5） 整点报时功能模块 ALERT：输入为分秒信号，输出为高频声控1KHz 和 1Hz；6）译码显示功能模块 DISPLAY：输入为 DIN，输出为 DOUT；第五章 VHDL程序设计5.1 分频模块程序LIBRARY IEEE ；USE IEEE.STD_LOGIC_1164.ALL ；USE IEEE.STD_LOGIC_UNSIGNED.ALL ；ENTITY DIVCLK_50 ISPORTCLK:IN std_logic ；CLK_50:OUT std_logic ；END DIVCLK_50 ；欢迎下载精品学习资源ARCHITECT

37、URE BEHAVIOR OF DIVCLK_50 ISSIGNAL CNT:STD_LOGIC_VECTOR4 DOWNTO 0:=00000；SIGNAL DCLK:STD_LOGIC:=0；BEGINPROCESSCLK BEGINIF CLK event AND CLK =1 THENIF CNT=11000 THEN CNT=00000；DCLK=NOT DCLK ；ELSECNT=CNT+1；END IF；END IF；END PROCESS；CLK_50=DCLK ；END BEHAVIOR ；5.2 秒模块程序LIBRARY IEEE ；USE IEEE.STD_LOGIC_1

38、164.ALL ；USE IEEE.STD_LOGIC_UNSIGNED.ALL ；ENTITY CNT60_S ISPORTCLK_1HZ:IN STD_LOGIC ；CLOCK_S_EN :IN STD_LOGIC ；ADD,MINUS:IN STD_LOGIC ；欢迎下载精品学习资源S_LINK_M:OUT STD_LOGIC_VECTOR3 DOWNTO 0；S_OUT_H,S_OUT_L:OUT STD_LOGIC_VECTOR3 DOWNTO 0；END ENTITY CNT60_S ；ARCHITECTURE BEHAVIOR OF CNT60_S ISSIGNAL S_H,S_

39、L:STD_LOGIC_VECTOR3 DOWNTO 0；BEGIN PROCESSCLK_1HZ,CLOCK_S_EN,ADD,MINUS BEGINIF RISING_EDGECLK_1HZ THEN IF CLOCK_S_EN=1 THENIF ADD=0 THENIF S_H=0101 AND S_L=1001 THEN S_H=0000；S_L=0000；ELSIF S_H/=0101 AND S_L=1001 THEN S_H=S_H+1；S_L=0000；ELSES_H=S_H；S_L=S_L+1；END IF；ELSIF MINUS=0 THENIF S_H=0000 AND

40、S_L=0000 THEN S_H=0101；S_L=1001；欢迎下载精品学习资源ELSIF S_H/=0000 AND S_L=0000 THEN S_H=S_H-1；S_L=1001；ELSES_H=S_H；S_L=S_L-1；END IF；END IF；ELSIF S_H=0101 AND S_L=1000 THENS_LINK_M=0001 ；S_H=0101；S_L=1001；ELSIF S_H=0101 AND S_L=1001 THENS_H=0000；S_L=0000；S_LINK_M=0000 ；ELSIF S_H/=0101 AND S_L=1001 THENS_H=S_

41、H+1；S_L=0000；S_LINK_M=0000 ；ELSES_H=S_H；S_L=S_L+1；S_LINK_M=0000 ；END IF；欢迎下载精品学习资源END IF；END PROCESS；S_OUT_H=S_H；S_OUT_L=S_L ；END BEHAVIOR ；图 5.1秒模块仿真波形5.3 分模块程序LIBRARY IEEE ；USE IEEE.STD_LOGIC_1164.ALL ；USE IEEE.STD_LOGIC_UNSIGNED.ALL ；ENTITY CNT60_M ISPORTCLK_1HZ:IN STD_LOGIC ；CLOCK_M_EN :IN STD_L

42、OGIC ；ADD,MINUS:IN STD_LOGIC ；S_LINK_M:IN STD_LOGIC_VECTOR3 DOWNTO 0 ；M_LINK_H:OUT STD_LOGIC_VECTOR3 DOWNTO 0 ；欢迎下载精品学习资源M_OUT_H,M_OUT_L:OUT STD_LOGIC_VECTOR3 DOWNTO 0；END ENTITY CNT60_M ；ARCHITECTURE BEHAVIOR OF CNT60_M ISSIGNAL M_H,M_L:STD_LOGIC_VECTOR3 DOWNTO 0；BEGINPROCESSCLK_1HZ,CLOCK_M_EN,S_LI

43、NK_M,ADD,MINUS BEGINIF RISING_EDGECLK_1HZ THEN IF CLOCK_M_EN=1 THENIF ADD=0 THENIF M_H=0101 AND M_L=1001 THEN M_H=0000 ；M_L=0000 ；ELSIF M_H/=0101 AND M_L=1001 THEN M_H=M_H+1 ；M_L=0000 ；ELSEM_H=M_H ；M_L=M_L+1 ；END IF；ELSIF MINUS=0 THENIF M_H=0000 AND M_L=0000 THEN欢迎下载精品学习资源M_H=0101 ；M_L=1001 ；ELSIF M

44、_H/=0000 AND M_L=0000 THENM_H=M_H-1 ；M_L=1001 ；ELSEM_H=M_H ；M_L=M_L-1 ；END IF；END IF；ELSIF S_LINK_M=0001 THENIF M_H=0101 AND M_L=1000 THEN M_H=0101 ；M_L=1001 ；M_LINK_H=0001 ；ELSIF M_H=0101 AND M_L=1001 THEN M_H=0000 ；M_L=0000 ；M_LINK_H=0000 ；ELSIF M_H/=0101 AND M_L=1001 THEN M_H=M_H+0001 ；M_L=0000 ；M_LINK_H=0000 ；ELSEM_H=M_H ；欢迎下载精品学习资源M_L=M_L+S_LINK_M；M_LINK_H=