2022年基于EDA技术的电子秒表设计与实现_课程设计.docx

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1、精品学习资源课程设计任务书题 目:基于 EDA 技术地电子秒表设计与实现初始条件：简述电子秒表地工作原理和方法地基础上，设计一个电子秒表，利用EDA软件完成实际、编译、综合、优化和仿真测试等功能要求完成地主要任务 :1. 秒表共有 6 个输出显示，分别为百分之一秒、非常之一秒、秒、十秒、分、非常.2. 整个秒表仍需有一个启动信号和一个归零信号，以便秒表能随便停止及启动.3. 当最高位记到 6 时 停止计数 显示译码器全部显示零，并发出十声警报声 .按下复位按钮后连续计数 .时间支配：1） 2021 年 7 月 8 日，查阅相关资料，学习设计原理.2） 2021 年 7 月 9 日，方案挑选和电

2、路设计仿真.3） 2021 年 7 月 10 日，电路调试和设计说明书撰写.4） 2021 年 7 月 12 日，上交设计成果及报告，同时进行答辩.指导老师签名：年月日系主任（或责任老师）签名：年月日欢迎下载精品学习资源摘要1Abstract11 数字秒表地设计方案21.1 绪论21.2 设计方案地挑选与论证21.2 数字秒表地性能31.3 数字秒表地详细设计方案42 数字秒表地电路设计52.1 计数模块52.2 记忆模块62.4 译码模块82.5 标准时钟脉冲产生电路82.6 整体电路93 数字秒表地软件设计103.1 端口定义103.2 数字秒表主程序103.3 记数模块子程序133.4

3、记忆模块子程序133.4 挑选输出模块子程序144 数字秒表地仿真与试验154.1 数字秒表地 QUARTUS 软件仿真154.2 EDA 试验箱地硬件仿真22总结22参考文献23附录 1数字秒表电路图23附录 2数字秒说明细表24附录 3数字秒表源程序代码25欢迎下载精品学习资源摘要本设计利用基于VHDL 地 DEA 设计工具，采纳大规模可编程规律器件地FPGA ，通过设计芯片来实现系统功能.用 EDA 技术设计数字系统，在每一层次上，都有描述、划分、综合、和验证四种类型地工作.把系统设计输入到EDA 软件，可以用图形输入，硬件描述语言或者二者地混合输入.划分、综合、和验证采纳EDA软件平台

4、自动完成.其实是采纳了模块化是设计思想，将整个设计化分为计数模块、记忆模块、挑选输出模块和译码模块，首先将各个模块地功能通过硬件描述语言描述出来，用QUARTUS 软件仿真波形验证其正确性 .在此基础上将各个模块通过原件列化语句连接在一起，构成数字秒表电路系统，实现数字秒表地各个功能.在软件设计和软件仿真完成后，再通过EDA试验箱进行硬件仿真， 再次验证系统地正确性.用 FPGA 实现功能，使系统地可现场编程，现场仿真可像软件一样随时更换其功能，整个系统具有功耗低、多功能地特点、系统地精确度高，计时地速度快，可多路计时，比原有地掌握系统既有更高地牢靠性和实时性.关键词：数字秒表； EDA ；F

5、PCA ；VHDL ；QURA TUS ；模块化AbstractThis design based on VHDL DEA design tools, the large-scale programmable logic devices FPGA, through the design chips to realize the system function. Use EDA technology to design digital system, in each level, all have description, classification, and comprehensive, a

6、nd validation of four types of work. The system design input to the EDA software, can use graphic, hardware description language or the hybrid input. Division, comprehensive, and validation using EDA software platform done automatically. Is actually using modular design thought is, will the whole de

7、sign HuaFen for counting module, memory module, choose output module and decoding module, first by the function of each module of hardware description language describe them, withQUARTUS software simulation verify the correctness waveform. Based on the general each module through the original list s

8、tatements together, to form a digital stopwatch circuit system, therealization of digital stopwatch each function. In software design and software simulation finish, again through EDA simulation experiment box hardware, verify the correctness of the system again. Using the FPGA function, the system

9、can field programming, on-site simulation software欢迎下载精品学习资源can be like to change at any time its function, the whole system has the characteristics of low power consumption, multi-function, the system of high precision, the timing of the speed, can be more road time, than original control system ha

10、s higher reliability and real-time.Keyword:Digital stopwatch；EDA ； VHDL ； QURA TUS ； modularization ；1 数字秒表地设计方案1.1 绪论时间本是一种运动，假如宇宙静止不动，就没有所谓地时间了，时间地定义是由天体地运行所界定地 .假如我们要在昼夜循环之间确定出某个时刻，就非有“测量准就 ”不行 .正由于人类社会显现了这一新地局面，时间才有了定义，才有所划分.人类才开头为时间编上数 目，而且运算得越来越精确.在许很多多地领域中我们需要对时间做精确地记录.由于这种需要地显现，设计出一个高精度地计时器既

11、有重要地意义.基于 EDA地多路数字秒表由于其计时精确，辨论率高（0.01 秒），在各种竞技场上得到看广泛地应用.本数字秒表可用于体育竞赛 .系统具有简洁，工作稳固牢靠等优点，具有肯定地实际意义.1.2 设计方案地挑选与论证方案一： 基于单片机地数字秒表设计应用 AT89S51 单片机设计单片实现数字秒表，主要原理是应用单片机地定时/计数器地计数功能，对机器周期计数形成标准时间，然后通过单片机地并行口将记录地数据在外接地数码管上显示.设计系统原理图如下图.欢迎下载精品学习资源时钟电路显示电路AT89S51电源电路复位电路按键输入电路基于单片机设计地系统原理图方案二：基于DEA 地数字秒表地设计

12、应用 EDA 技术，采纳 FPGA 芯片，用 VHDL描述语言，将系统地功能通过硬件描述语言描述出来，然后将程序下载到FPGA 芯片，设计出自己地芯片，就可以实现数字秒表地功能 .基于 EDA 地数字秒表设计原理框图如下图：外围按键电路FPGA 芯片显示电路时钟产生电路电源基于 EDA 地数字秒表地设计原理图方案比较：两种方案实现数字秒表地功能具有很多相像之处，都具有很强地可编程能力，功耗低，抗干扰才能强等，基于EDA 设计地数字秒表比基于单片机设计地数字秒表最突出地优点就是它不易被解密，设计出来地产品具有自己地学问产权，经过两个方案地比较，此设计采纳 EDA 技术来设计 .1.2 数字秒表地

13、性能欢迎下载精品学习资源本数字秒表是基于EDA 技术来设计，包含4 个功能键，分别是计数键（JISHU ）、挑选输出键（ SELECT1 ）、停止计数键（STOP）、清零键（ CLR ）.4 个键地功能分别如下：计数键地作用是用来把当前所记录地时间储存到寄存器中，每按一次就将当次地时间记录到相应地寄存器当中挑选输出键地作用是用来将记录在寄存器中地数据分别输入到译码器中从而反别在数码管中显示记录地时间 .停止计数键地作用是用来掌握计数器地计数与停止，当按下停止键后计数器地状态发生转变.清零键地作用是将计数器和寄存器清零，一旦按下清零键，所要地计数器和寄存器地输出都清零 ,开头计数 .本数字秒表地

14、时钟信号由 555 定时器够成地多谐振荡器构成，产生周期为 0.01S 地时钟信号，故该数字秒表地精度为 0.01s，其次它是基于 EDA 技术来设计，采纳 FPGA 芯片，用VHDL 硬件描述语言来编程，故它仍具有功耗低，计时速度快，具有较高地牢靠性和实时性等 .1.3 数字秒表地详细设计方案本方案为了实现设计要求主要包含了计数模块（JSMK ），记忆模块（ JYMK ），挑选输出模块 XZSCMK ，译码模块（ YMMK ），时钟产生模块，显示模块，以及掌握各模块地掌握电路 .由计数电路来记录时钟脉冲地个数，把时间信号转化计数电路产生地数字信号.然后由记忆模块来储存计时模块所产生地数据，在

15、由挑选输出模块将记忆模块地各道数据分别传送地译码模块，经过译码模块就时间数据译码后，最终又显示模块显示所记录地时间数据 .数字秒表地设计方案流程图下图：欢迎下载精品学习资源时钟产生模快块计数模块记忆模块掌握模块挑选输出模块掌握模块译码模块显示模块设计方案流程图2 数字秒表地电路设计这一章主要是对各模块地功能以及各模块地组成做详细地介绍，主要包括计数模块、记忆模块、挑选输出模块，译码模块、掌握电路、显示模块，标准时钟产生电路等.最终将各个模块连接在一起，实现电路地功能.2.1 计数模块(1) 模块组成计数模块是由 6 个十进制计数器（CNT10 ）和 2 个 6 进制计数器（ CNT6 ）组成，

16、每个计数 器 有 6 个 端 口 ， 它 们 分 别 是 时 钟 端 （ CLK ） 、 清 零 端 （ CLR ） ， 进 位 输 出 端（CARRY_OUT ） ,使能端（ ENA ） ,数据输出端（ CQ3.0 ） .(2) 计数器主要端口地功能如下：时钟端：用来接收时钟产生电路产生地时钟，接收上升沿时钟脉冲.欢迎下载精品学习资源清零端：用来将计数器地输出清零，为高电平有效，异步清零.进位端：当计数器计数已满时，进位端输出高电平，未满时输出低电平.使能端：用来掌握计数器地工作状态，为高、低电平有效，高电平常计数器处于工作状态，高电平常计数器停止工作.数据输出端：用来输出计数器记录地数据，

17、是4 位数据线 .(3) 计数模块电路图如下图：计数模块电路图5 工作原理：将各个计数器地清零端连在一起以实现对整体地清零，将前一级地进位端连到后一级地时钟端，以实现位扩展.各使能端接至 T触发器地输出端（ t）， T触发器地输入端接停止键，以实现对对计数器状态地掌握.2.2 记忆模块(1) 模块组成记忆模块主要有8 个 32 位地寄存器及相关地掌握电路组成，每个寄存器有使能端（ EN ），清零端（ CLR ），数据输入端（ D31.0 ） ,数据输出端（ Q31.0 ）组成，掌握电路有一个 8 进制计数器（ CNT8 ）以及一个 3 8 线地译码器（ DECODER38 ）组成 .(2) 记

18、忆模块主要端口地功能说明如下：使能端：用来掌握寄存器地工作状态，为高电平有效，当使能端为高电平常寄存器将输入端口地数据记忆下来，当使能端为低电平常，寄存器保持原先记忆地数据不变.清零端 :用来对寄存器置零，为高电平有效，当清零端为高电平是寄存器地输出为0，为异步清零 .欢迎下载精品学习资源(3) 记忆模块原理图如下图：记忆模块地原理图(4) 工作原理将各个寄存器地清零地接在一起，以实现对整个记忆模块地清零，将8 个寄存器地使能端接分别接到3 8 线译码器地输出端，将38 译码器地输入端接到8 进制计数器地输出端，通过转变计数器地输出值，从而转变译码器地输出值来掌握8 个寄存器地工作状态， 8进

19、制计数器地时钟端接到计数功能键，每按一次计数功能键计数器地值加一，再经过译码，从而实现对八个寄存器地掌握，使8 个寄存器地使能端依次有效，将8 道时间数据记录下来 .2.3 挑选输出模块挑选输出模块主要是一个8 选 1 地挑选器 .（1） 模块组成 ELECT8_1 ）以及对它起掌握作用地8 进制计数器组成 .8 选一数据挑选器由8 个 32 位地数据输入端（D0.D7 ）,一个地址输入端（AR2.0 ） ,以及一个32 位地数据输出端组成 .8 进制计数器地端口同上 .（2） 挑选输出模块地原理图如下图欢迎下载精品学习资源挑选输出模块工作原理图（3） 工作原理8 选 1 挑选器地作用是用来将

20、记忆模块记录地数据挑选输出，依据地址输入端地地址， 输出相应数据输入端地数据.掌握电路主要是用来产生不同地地址信号，从而实现对个道数据地挑选输出 .8 进制计数器地输出端接到挑选器地地址输入端，时钟端接挑选输出功能键.每当挑选输出功能键按下后，计数器地输出数据加一，使挑选器地地址发生转变，从而挑选输出下一路数据 .2.4 译码模块（1） 模块地组成模块有8个译码 器（ HC4511 ）组成 ，它 由数据输入端（DIN6.0） , 数 据输出端（DOUT3.0）组成 .（2） 模块原理图如下译码模块原理图（3） 工作原理译码模块地主要作用时间数据译码成共阴极 7 端显示数码地字型码， 8 个译码

21、器地数据输入端接来至挑选输出模块传来地 32 为数字信号，数据输出端接到 8 位 7 段显示数码管地输入端，从而将时间数字信号在数码管中显示出来 .2.5 标准时钟脉冲产生电路标准时钟才生电路主要由555 定时器构成地多谐振荡器组成，利用RC 电路地冲放电， 产 生 f=1/R1+R2地 时 钟 信 号 ， 由 秒 表 地 计 数 周 期 为 0.01S ， 可 以 定R1=4.3K,R3=5K,C1=1Uf,C2=0.01Uf.欢迎下载精品学习资源标准时钟脉冲产生电路图如下图：标准时钟脉冲产生电路图2.6 整体电路（1） 数字秒表地整体电路图见附录3.（2） 工作原理：第一由计数模块，记录来

22、自时钟产生电路产生地标准时钟脉冲，再由记忆模块，分别记录由计数模块产生地时间数字信号，再由挑选输出模块将记忆模块中地各路时间数字信号分别送到译码模块，从而在数码管上显示出个路时间信号 .（3） 数字秒表地使用方法第一由弄清晰各功能按键地作用，以及在使用时个按键地使用先后次序.功能键地作用：计数键：这个键地主要作用是每当它被按下一次，就代表已经将当前时间数据信号记录下来了，当按下 8 次后就将 8 道数据全部记录了下来.挑选输出键：这个键地作用是将记录下来地时间数据一次输出，当这个功能键被按下地时候，代表输出下一道时间数据，逐次按8 次，可以将数字秒表记录下来地8 道数据依次在数码管上显示出来

23、.清零键：这个键地作用是将计数器以及寄存器中地数据清零，在开头计数前需要进行清零操作，只需按下清零键即可.停止键：停止键地作用就是掌握数字秒表地工作状态，按下停止键，计数器停止计数， 再按一次停止键，计数器在原先计数地基础上连续计数.数字秒表地使用方法：在使用数字秒表时，第一将电源开关（SW）置为打开状态，在计数开头之前，应先按下欢迎下载精品学习资源清零键，将数字秒表清零，计每道数据时将计数键按下，计数完毕后，按下挑选输出键， 就可以将各道时间数据显示在数码管上了.3 数字秒表地软件设计3.1 端口定义（1） 计数模块端口定义CLK时钟脉冲输入接口CLR清零输入端口STOP- 停止 /开头掌握

24、输入端口Y数据输出端口（2） 记忆模块端口定义CLR清零输入端口D0 至 D7数据输入端口Q0 至 Q7数据输出端口JISHU计数输入端口（3） 挑选输出模块端口定义D0 至 D7数据输入端口CLR清零输入端口SELECT1挑选输出掌握输入端口Y数据输出端口（4） 译码模块端口定义DIN数据输入端口DOUT数据输出端口（5） 数字秒表端口定义CLK时钟脉冲输入接口CLR清零输入端口JISHU计数输入端口SELECT1挑选输出掌握输入端口STOP停止 /开头掌握输入端口3.2 数字秒表主程序（1） 数字秒表主程序地VHDL 程序见附录 3.（2） 数字秒表地程序流程图如下：欢迎下载精品学习资源（

25、3） 程序流程图地分析：依据数字秒表地功能需要，在计数开头前，先清零，开头计数，然后判定JISHU 键是否按下，当按下地时候就将当前数据记录下来，再判定STOP 键是否被按下，如按下，就停止计数，再判定SELECT1 地状况，逐次输出被记录地数据，如没有按下，就连续计数.当JISHU键没有被按下，判定SELECT1地状况，如按下就输出下一道被记录地数据，如SELECT1 没有被按下，就保持当前输出值不变.欢迎下载精品学习资源SZMB将数字秒表清零： CLR=1开头计数NJISHU 端是否为上升沿将当前时间记录在计数模块Y是否按下 STOP 键NNSelect1 端是否为上升沿Y保持当前地输出数

26、据不变输出下一道数据数字秒表程序流欢迎下载精品学习资源3.3 记数模块子程序（1） 记数模块VHLD程序及模块子程序CNT6 、FANXIANGQI和 CNT8 地 VHDL 程序见附录 3.（2） 计数模块地程序流程图如下图：JSMKYCLR=1.Y=0NYSTOP 是 否被按下Y=YNY=Y+1计 数 模 块 程 序 框图（3） 程序流程图地分析为了实现秒表地计数功能，在计数模块设置了CKR 键和 STOP 键， CLR 键地优先级高于STOP 键，计数时先判定CLR 键是否为 1，如是就计数模块置零，计数开头，如不是，就判定 STOP,如 STOP 没有按下就连续计数，如被按下，就计数器

27、停止计数，保持原先记录地数据不变 .3.4 记忆模块子程序（1） 记忆模块 VHDL程序及其子程序REG32 、DECODER38 、 CNT8 地 VHDL程序见附录 3.（2） 记忆模块地程序流程图如下图：欢迎下载精品学习资源JYMKYCLR=1D0 D7=0 ,i=0NNJISHU 键是否按下D0 D7 保持不变YQi=Dii=i+1记 忆 模 块 程 序 流（3） 程序流程图地分析记忆模块设置了清零端，它地优先级别最高，当CLR=1 时，记忆模块地输出全为0，同时 i 也置零，当 CLR 不等于 0 时，判定 JISHU 键是否被按下，就将第i 道数据记录下来 .同时 i 地值加一，然

28、后再判定CLR 是否为零，再判定JISHU 是否再次被按下，这样就将下一路数据记录下了，循环进行此步骤，就可以将8 到数据依次记录在记忆模块中了.3.4 挑选输出模块子程序（1） 挑选输出模块地VHDL程序及它地子程序SLECT8_1 和 CNT8 见附录 2.挑选输出模块地程序流程图如下图：欢迎下载精品学习资源XZSCMKYCLR=0Y=0 ，i=0NNSELETI是Y=Di否被按下Yi=i+1Y=Di挑选输出模块程序流程图（2） 程序流程图地分析挑选输出模块地作用是将数字秒表记录下来地各路时间数据依次在数码管上输出 .它设置了一个清零端 CLR ，只要 CLR 为 0，挑选输出模块地输出立

29、刻置零， i 地值也置零 .在 CLR 端不为 0 地前提下，判定 SELRCE1 是否被按下，如被按下，就 i 地值加一，再将 Di 地值赋个 Y ，再判定 CLR 及 SELECT1 地状态，将下一路数据挑选输出，这样就可以讲数字秒表记录下来地各道数据依次在数码管上显示出来 .4 数字秒表地仿真与试验本章将通过 QUARTUS 软件以及 EDA 试验箱对设计进行硬件和软件仿真，通过仿真波形和 EDA 试验箱数码管显示出地波形来验证设计地正确性.4.1 数字秒表地 QUARTUS 软件仿真一、试验目地：验证计数模块地正确性二、试验所用仪器：电脑一台，QUARTUS 软件三、建立波形文件进行波

30、行仿真（一）、计数模块地波形仿真及分析欢迎下载精品学习资源1、计数模块子程序CNT10 、FANGXIANGQI和 CNT6 地仿真波形分别如下图 :CNT10 地仿真波形图T触发器地仿真波形图CNT6 地仿真波形图波形分析：、从 CNT10 地仿真波形来看，当EN=1 ， CLR=0 时，计数器正常计数，在计数已满地时候，进位端输出高电平，到CLR=1 是，计数器地输出置零，当EA=0s 是,计数器保持原有地输出不变 .故该计数器地功能符合设计要求.、从 T触发器地波形来看，当清零端为零时，触发器输出为0，当清零端为1 地时候，时钟脉冲上升沿来时，触发器地状态发生转变.故该触发器地功能符合设

31、计要求.CNT6 地波形分析同CNT10.2、计数模块地仿真波形图如下图：计数模块地仿真波形图波形分析：从计数模块地仿真波形来看，当CLR=0 时，计数模块地输出为0，当 CLR 为 1欢迎下载精品学习资源地时候，按下 STOP 键后计数器开头计数 ,再次按下后计数器停止计数.故计数模块地功能符合设计要求 .（二）、记忆模块地波形仿真机分析1、记忆模块子程序REG32 、CNT8 、DECODER38 地仿真波形如下图所示：REG32 地仿真波形图DECODER38 地仿真波形图CNT8 地仿真波形图波形分析：、从 REG32 地波形来看，当EN=1 时，将输出数据储存下来，当EN=0 时寄存

32、器保持原先地数据部变 .故该寄存器地功能符合设计要求.、从 DECODER38 地仿真波形来看，当地址输入为不同地址时，输出地8 为数据只有一位为 1.故该译码器符合设计要求.、从 CNT8 地仿真波形来看，当CLR=1 时，计数器清零，当CLR=0 时，计数器正常工作.故该计数器符合设计要求.2、记忆模块地仿真波形如下：欢迎下载精品学习资源记忆模块地仿真波形图波形分析：当 CLR 为 1 时记忆模块地输出为0，当 CLR 不为 0 时，按下 JISHU 键，就依次记录各道输入数据 .故该记忆模块符合设计要求.（三）、挑选输出模块地波形仿真及分析1、挑选输出模块子程序SELECCT8_1 地仿

33、真波形如下图：SELECT8_1 地仿真波形图波形分析：当地址输入端 AR 为不同地地址时， Y 端分别输出D0 至 D7 地数据，实现了挑选输出地功能.欢迎下载精品学习资源注：挑选输出模块子程序CNT8 地程序与记忆模块地CNT8 地程序一样，在此不赘叙.挑选输出模块地仿真波形图波形分析：从挑选输出模块地波形来看，当CLR 为 1 时，挑选输出模块输出为0，当 CLR 不为 0 时，当依次按下 SELECT1 键地时候，依次挑选输出8 道输入数据 .（四）、译码模块地波形仿真1，译码模块子程序HC4511 地仿真波形如下：2、挑选输出模块地仿真波形如下图：CH511 地仿真波形图波形分析：从

34、 CH4511 地波形来看，输出地各位数据，分别为输入数据地字形码.符合共阴极 7 端显示数码管译码地要求 .故该译码器符合设计要求.2、译码模块地仿真波形图如下图：欢迎下载精品学习资源译码模块地仿真波行图波形分析：从译码模块地仿真波形图来看，8 位输出分别输出地是DIN输入数据地字形码，故符合译码地要求.（五）、由计数模块和记忆模块连接成地HXMK地仿真波形如下，HXMK地 VHDL程序见附录 3.HXMK地仿真波形图波形分析：从 HXMK地波形来看，当CLR=1 ，是输出置零，当CLR 不为 0 时，当 JISHU 键依次按下地时候 ,就将所记录地时间数据记录下了，该模块把计数模块和记忆模

35、块连接在一起，从而实现记忆模块将计数模块地记录地数据储存下来.欢迎下载精品学习资源（六）、由HXMK与挑选输出模块连接在一起构成地DCMK地仿真波形图如下图，DCMK 地 VHDL程序见附录 3.DCMK 地仿真波形图波形分析：从 DCMK 地波形来看，当 CLR=1 后,模块地输出为 0，计时开头，连续按下JISHU键，记录了 8 道数据，再按下 STOP 键停止计数，连续按下SELECT1 键，输出了， 前面记录地 8 道数据，该模块将HXMK及挑选输出模块地功能结合在一起，实现了计数和挑选输出地功能，故符合设计要求.（七）、由DCMK和 YMMK组成地顶层模块SHUXIMIAOBIAO模

36、块地仿真波形如下图， SHUZIMIAOBIAO地 VHDL 程序见附录 3.波形分析：欢迎下载精品学习资源当 CLR=1 时，数字秒表清零，开头计数，连续按下JISHU 键，依次记录8 道数据，然后按下停止键，停止计数，连续按下SELECT1键，就可以依次输出各道数据地字形码，从而在数码管上依次显示各道时间.数字秒表地顶层模块是由DCMK 及 YIMAMK组成，集合了这两个模块地功能，从而实现了数字秒表地功能4.2 EDA 试验箱地硬件仿真一、试验目地：用硬件仿真验证数字秒表设计地正确性二、试验仪器： EDA 试验箱，电脑一台， QUARTUS 软件 .三、 EDA 试验箱仿真地引脚锁定如下

37、表：数 字 秒实 验 箱对 应 外1K30 对数 字 秒实 验 箱对 应 外1K30 对数 字 秒表功脚实 验对 应箱外1K30 对表功脚Y0围端口A1应引脚118表功脚Y11围端口D3应引脚138Y22围端口10应引脚C6Y1B1121Y12A4137Y2313D6Y2C1120Y13B4141SELEC44琴键 1T1Y3D1128Y14C4140STOP46琴键 2Y4A2122Y15D4143CLK59CLK3Y5B2131Y16A5142CLR47琴键 3Y6C2130Y17B57Y7D2133Y18C5144Y8A3132Y19D59Y9B3136Y20A68Y10C3135Y21

38、B61数字秒表地引脚锁定图总结本设计利用基于VHDL地 DEA 设计工具，采纳大规模可编程规律器件地FPGA ，通过欢迎下载精品学习资源设计芯片来实现系统功能.用 EDA技术设计数字系统，在每一层次上，都有描述、划分、 综合、和验证四种类型地工作. 把系统设计输入到EDA 软件，可以用图形输入，硬件描述语言或者二者地混合输入.划分、综合、和验证采纳EDA软件平台自动完成.其实是采纳了模块化是设计思想，将整个设计化分为计数模块、记忆模块、挑选输出模块和译码模块，第一将各个模块地功能通过硬件描述语言描述出来，用软件仿真波形验证其正确性.在此基础上将各个模块通过原件列化语句连接在一起，构成数字秒表电

39、路系统，实现数字秒表地各个功能 .在软件设计和软件仿真完成后，再通过EDA试验箱进行硬件仿真，再次验证系统地正确性 .在硬件和软件仿真过程中，验证了时钟秒表地各项功能地正确，满意计数指标，但是在设计中仍存在一些不足，比如在计数地时候，数码管地输出时为0 地，不能观察当时已总共计了多少时，其次在数据输出地时候要依据数据地大小来判定输出数据地道数等.期望通过进一步地学习能够解决以上显现地设计缺点，在此基础上丰富数字秒表地功能.参考文献1. 潘松等 .EDA 技术有用教程 M. 科学出版社 .2002 年 2. 潘松等 .VHDL教程 M. 西安电子科技高校出版社.2000 3. 郑俭锋 .VHDL

40、设计及实现 M. 电子设计应用 .20054. 谭会生，张昌凡 .DA 技术及应用（第三版）M. 西安电子科技高校出版社5. 潘松等 .VHDL有用教程 M. 成都：电子科技高校出版社.2000:369,370,371 6. 康华光 .电子技术基础数字部分第五版 .高等训练出版社 .2006附录 1数字秒表电路图欢迎下载精品学习资源附录 2数字秒说明细表序号代 号名 称型号或规格数量备注1FPGAFPGAEP1K30144_312R0电阻10K43R1电阻4.3K14R2电阻5K1欢迎下载精品学习资源5C1电容1uf16C2电容0.01uf17SW按键SW-PB4附录 3数字秒表源程序代码CNT10 源程序代码：LIBRARY IEEE；USE IEEE.STD_LOGIC_1164.ALL；USE IEEE.STD_LOGIC_UNSIGNED.ALL；ENTITY CNT10 ISPORT CLK: IN STD_LOGIC；CLR: IN STD_LOGIC；ENA: IN STD_LOGIC；CQ: OUT STD_LOGIC_VECTOR3 DOWNT