2022年模电数电笔试题汇总.docx

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1、精品学习资源模拟电路面试题集锦20071、基尔霍夫定理的内容是什么？ 基尔霍夫定律包括电流定律和电压定律电流定律：在集总电路中，任何时刻，对任一节点，全部流出节点的支路电流的代数和恒等于零；电压定律：在集总电路中，任何时刻，沿任一回路，全部支路电压的代数和恒等于零；2、描述反馈电路的概念，列举他们的应用；反馈，就是在电子系统中，把输出回路中的电量输入到输入回路中去；反馈的类型有：电压串联负反馈、电流串联负反馈、电压并联负反馈、电流并联负反馈；负反馈的优点：降低放大器的增益灵敏度，转变输入电阻和输出电阻，改善放大器的线性和非线性失真，有效地扩展放大器的通频带，自动调剂作用；电压负反馈的特点：电路

2、的输出电压趋向于维护恒定；电流负反馈的特点：电路的输出电流趋向于维护恒定；3、有源滤波器和无源滤波器的区分无源滤波器：这种电路主要有无源元件R、L 和 C组成有源滤波器：集成运放和R、C 组成，具有不用电感、体积小、重量轻等优点；集成运放的 开环电压增益和输入阻抗均很高， 输出电阻小 ，构成有源滤波电路后仍具有肯定的电压放大和缓冲作用 ；但集成运放带宽有限，所以目前的有源滤波电路的工作频率难以做得很高；数字电路1、同步电路和异步电路的区分是什么？同步电路：储备电路中全部触发器的时钟输入端都接同一个时钟脉冲源，因而全部触发器的状态的变化都与所加的时钟脉冲信号同步；异步电路：电路没有统一的时钟，有

3、些触发器的时钟输入端与时钟脉冲源相连，这有这些触发器的状态变化与时钟脉冲同步，而其他的触发器的状态变化不与时钟脉冲同步；2、什么是 线与 规律，要实现它，在硬件特性上有什么具体要求？将两个门电路的输出端并联以实现与规律的功能成为线与；在硬件上，要用 OC门来实现，同时在输出端口加一个上拉电阻，由于不用OC门可能使灌电流过大，而烧坏规律门；3、说明 setup 和 hold time violation，画图说明，并说明解决方法；威盛 VIA2003.11.06上海笔试试题Setup/hold time是测试芯片对输入信号和时钟信号之间的时间要求；建立时间是指触发器的时钟信号上升沿到来以前，数据

4、稳固不变的时间；输入信号应提前时钟上升沿如上升沿有效T 时间到达芯片，这个 T 就是建立时间 -Setup time.如不满意 setup time,这个数据就不能被这一时钟打入触发器，只有在下 一个时钟上升沿，数据才能被打入触发器；保持时间是指触发器的时钟信号上升沿到来以后，数据稳固不变的时间；假如hold time不够，数据同样不能被打入触发器；建立时间 Setup Time和保持时间 Hold time；建立时间是指在时钟边沿前，数据信号需要保持不变的时间；保持时间是指时钟跳变边沿后数据信号需要保持不变的时间；假如数据信号在时钟沿触发前后连续的时间均超过建立和保持时间，那么超过量就分别被

5、称为建立时间裕量和保持时间裕量；4、什么是竞争与冒险现象？怎样判定？如何排除？汉王笔试在组合规律中，由于门的输入信号通路中经过了不同的延时，导致到达该门的时间不一样叫竞争；产生毛刺叫冒险；假如布尔式中有相反的信号就可能产生竞争和冒险现象；解决方法：一是添加布尔式的消去项，二是在芯片外部加电容；5、名词： SRAM、SSRAM、SDRAM SRAM：静态 RAMDRAM：动态 RAMSSRAM： Synchronous Static Random Access Memory同步静态随机拜访储备器；它的一种类型的SRAM； SSRAM的全部拜访都在时钟的上升/ 下降沿启动；地址、 数据输入和其它掌

6、握信号均于时钟信号相关；这一欢迎下载精品学习资源点与异步 SRAM不同，异步 SRAM的拜访独立于时钟，数据输入和输出都由地址的变化掌握； SDRAM： Synchronous DRAM 同步动态随机储备器6、FPGA和 ASIC 的概念，他们的区分； 未知在当今的电子设备中集成电路的应用已经越来越广泛，几乎涉及到每一种电子设备中；集成电路按其实现技术可以分为2 大类：可编程规律器件包括CPLD 和 FPGA 等和专用集成电路ASIC ；下面我们分别从这 2 类集成电路的特点和如何使用这 2 类集成电路来实现我们的设计需求来进行比较，以为我们以后的系统设计供应借鉴；第一我们以 FPGA 为代表

7、比较可编程规律器件和ASIC ，它们最大的区分就是FPGA 在不知道使用者的具体需求之前就已经按肯定的配置制造好了全部的电路，使用者再依据自己的设计需要选用其中的电路来使用，而ASIC 是依据使用者的设计需求来制造其中的电路； 由于以上缘由使得这2 类集成电路具有如下特点： ASIC 由厂家定制， 有比较低的单片生产成本，但却有很高的设计成本以及缓慢的上市时间；FPGA就具有高度的敏捷性，低廉的设计成本以及适中的器件成本和快速的面世时间；下面我们分别简洁介绍使用ASIC 和 FPGA 实现某一设计的的步骤：要设计并生产一颗 ASIC 其流程大致如下： 第一是系统设计 ，这其中包括设计好系统的对

8、外接口，系统内部大的模块划分， 内部模块之间的接口确定，系统时钟的确定等等； 然后进行进一步的具体设计， 这一步包括 各个大模块内部的再次模块划分， 内部小模块之间的接口确定等； 再下一步 是进行 RTL 级编码 ，即使用硬件描述语言进行实际的电路的设计，类似于软件业的代码编写； RTL 级编码完成后进行 RTL 级仿真 ，假如功能正确那么下一步利用综合工具生成网表和 SDF 文件然后进行 前仿真，假如前仿真没有问题即可进行布局布线， 布局布线 完成后再次提取网表和 SDF 文件，利用布局布线后的网表和 SDF 文件进行 后仿真 ，假如后仿真也没有问题即可进行样片的生产； 样片生产完成后， 将

9、样片焊在调试电路板上与系统其它硬件和软件一起调试验证假如没有问题一片 ASIC 即告胜利；FPGA 的设计过程和 ASIC 的设计过程在 系统设计、具体设计和 RTL 级编码 RTL 级仿真阶段基本一样，但是经过综合生成网表后只需进行一次仿真即可，而且假如这次仿真通过即可使用烧录软件将设计输入 FPGA 母片中在调试电路板上进行系统级验证；依据上面的介绍我们可以看出同一个设计使用FPGA 实现比用 ASIC 实现可以 节约一次后仿真和样片的生产2 个步骤，依据不同的设计和工艺厂家这2 个步骤通常需要 6 周或更长时间， 假如需要量产那么假如使用ASIC 那么第一批量产芯片仍需要 5 周或更长时

10、间；，但假如样片出错就至少仍需要6 周或更长时间，所以从产品的时间成本上来看FPGA 具有比较大的优势，它大量用于生产至少可以比ASIC 快 3 个月的时间；这一点对于新产品快速占据市场是至关重要的；而且，假如产品需要升级或做一些比较小的调整，用FPGA 实现是很便利的，只要将改动后的代码重新烧录进FPGA 即可一般设备可以保留下载口，这样甚至可以作到设备在现场的远程在线下载，但假如是ASIC 产品就需要重新进行综合、前后仿真、样片生产测试和量产，这样的时间成本远大于FPGA 产品，对于产品上未成熟时期或市场急需的产品这样的时间成本，和相应造成的人员成本和经济成本往往是不能接受的，而且产品在未

11、大量现场应用时一般都会存在缺陷，假如采纳 ASIC 设计的设备一旦显现由于ASIC 的问题引发的故障就“用户很愤怒、后果很严峻 ”，由于此时设备修改起来相当麻烦，您需要从新布板、从新设计、 从新验证、 甚至要从新化几个月的时间等待芯片厂家为您供应与现有ASIC 管脚和功能以至协议完全不一样的芯片！这仍不是最严峻的，更要命的是可能您将好不简洁攻下的市场永久的失去了他仍向您索赔！呜呼哀哉！而且由于ASIC的样片制造有一次性不返仍的NRE 费用，依据使用的不同工艺和设计规模大小，从几万到数十万甚至上百万美金不等，造成 ASIC 前期价格特别高，而一旦此颗芯片从技术到市场任何一个环节显现问题，那么我们

12、不仅不能享受到SAIC 价格优势带来的好处，我们仍可能为其NRE 费用买单，造成使用ASIC 实现的成本远高于使用FPGA 实现的经济成本；当然ASIC 仍是特殊肯定优势的一面，比方当事实证明其ASIC 相当成熟，就其最终单片成本普遍较FPGA 产品低一些，而且它的一些应用也是 FPGA 可能永久无法实现的， 比方用来实现大规模的CPU 、DSP 和支持多层协议的交换芯片等；仍有就是为追求小面积而要求特别高的集成度，如芯片等；同时我们通过以上描述简洁知道 ASIC 的一些固有劣势恰好是 FPGA 产品的优势所在， 比方 FPGA 从开发到量产的时间短、可以在不转变设备硬件的情形下在线升级、 可

13、以为大企业实现个性化设计、 价格适中等，但它也有其固有的缺点， 如您不行能期望到系统级的 FPGA 产品售 20RMB/ 片，也不能信任有厂家为您用 FPGA 定制您想要的 CPU 这类的玩笑；从上面的比较可以看出来 FPGA 和 ASIC 各有各的优势在实际应用中应依据设计和产品的定位来选用； 但通过和大量应用工程师的沟通，笔者明白到他们对 FPGA 产品有一些熟识误区，笔者也在这里争论一下；第一有些工程师认为 FPGA 产品在稳固性上不如 ASIC ，其实，在实际运行中同样工艺生产的 FPGA 和 ASIC 的物理特点和稳固性是没有什么区分的；用 FPGA 开发的产品对稳固性和运行环境的要

14、求一点也不低，比方很多探测仪器、卫星、甚欢迎下载精品学习资源至前不久美国开发的深海海啸探测器中都大量的使用了FPGA 产品；这些系统对稳固性和运行环境的要求不行谓不高，说明 FPGA 产品的稳固性是牢靠性是可以信任的；其次认为 ASIC 运行的速度要不 FPGA 更高， 其实这个概念没错， 但这只对 频率特别高的设计而言，如CPU，在通常应用情形下而者没有区分，笔者就亲眼见过原先上海沪科公司的单板式底成本2；5G SDH 设备板子，上面核心器件几乎全部是FPGA 设计，指标特别完善以至UT 斯达康要花大价钱收购它，但后来由于对老大哥华为的威逼太大而被灭了；另外由于工艺技术的进展，现在FPGA

15、和 ASIC 有相互融合取长补短的趋势，混和芯片是新的进展趋势；FPGA 中内嵌丰富的通用电路，如CPU、RAM 、PCI 接口电路等等这样在提高了FPGA 集成度的同时进一步加快了设计进度，同时削减了系统厂家的外围成本；总之 FPGA 和 ASIC 产品的使用要依据产品的定位和设计需要来选用，ASIC 产品适用于 设计规模特殊大 ，如 CPU、 DSP 或多层交换芯片等， 或者是 应用于技术特别成熟且利润率特别低的产品， 如家用电器和其它消费类电器，亦或是 大量应用的通用器件 如 RAM 、PHY 等；而 FPGA 产品适用于 设计规模适中 ，产品要求 快速占据市场，或产品需要敏捷变动 的特

16、性设计等方面的产品， 如 PDH 、2.5G 以下 SDH 设备和大部分的接口转换芯片等；当然具体使用那种产品来设计仍要设计者充分考虑自己的产品定位来打算； 答案： FPGA是可编程 ASIC；ASIC: 专用集成电路，它是面对特地用途的电路，特地为一个用户设计和制造的；依据一个用户的特定要求，能以低研制成本，短交货周期供货的全定制，半定制集成电路；与门阵列等其它 ASICApplication Specific IC相比，它们又具有设计开发周期短、设计制造成本低、开发工具先进、标准产品无需测试、质量稳固以及可实时在线检验等优点；7、什么叫做OTP片、掩膜片，两者的区分何在？ OTP mean

17、s one time program，一次性编程MTP means multi time program，多次性编程OTP One Time Program 是 MCU的一种储备器类型MCU按其储备器类型可分为MASK掩 模 ROM、OTP一次性可编程 ROM、FLASHROM等类型；MASKRO的M MCU价格廉价，但程序在出厂时已经固化，适合程序固定不变的应用场合；FALSHROM的 MCU程序可以反复擦写，敏捷性很强，但价格较高， 适合对价格不敏锐的应用场合或做开发用途；OTP ROM的 MCU价格介于前两者之间，同时又拥有一次性可编程才能，适合既要求肯定敏捷性，又要求低成本的应用场合，

18、特殊是功能不断翻新、需要快速量产的电子产品；8、单片机上电后没有运转，第一要检查什么？第一应当确认电源电压是否正常；用电压表测量接地引脚跟电源引脚之间的电压，看是否是电源电压，例如常用的5V；接下来就是检查复位引脚电压是否正常；分别测量按下复位按钮和放开复位按钮的电压值，看是否正确；然后再检查晶振是否起振了，一般用示波器来看晶振引脚的波形，留意应当使用示波器探头的“X10”档；另一个方法是测量复位状态下的 IO 口电平，按住复位键不放，然后测量IO 口没接外部上拉的P0 口除外的电压，看是否是高电平，假如不是高电平，就多半是由于晶振没有起振；另外仍要留意的地方是，假如使用片内ROM的话大部分情

19、形下如此，现在已经很少有用外部扩ROM的了，肯定要将EA 引脚拉高，否就会显现程序乱跑的情形；有时用仿真器可以，而烧入片子不行，往往是由于EA引脚没拉高的缘故当然， 晶振没起振也是缘由只一 ；经过上面几点的检查，一般即可排除故障了；假如系统不稳固的话，有时是由于电源滤波不好导致的； 在单片机的电源引脚跟地引脚之间接上一个0.1uF 的电容会有所改善； 假如电源没有滤波电容的话，就需要再接一个更大滤波电容，例如220uF 的；遇到系统不稳固时，就可以并上电容试试越靠近芯片越好；10 、你知道那些常用规律电平？TTL 与 COMS电平可以直接互连吗？汉王笔试常用规律电平： 12V，5V，3.3V

20、；TTL 和 CMOS不行以直接互连，由于TTL 是在 0.3-3.6V之间，而 CMOS就是有在 12V 的有在 5V 的；CMOS输出接到 TTL 是可以直接互连； TTL 接到 CMOS需要在输出端口加一上拉电阻接到5V 或者 12V；11、如何解决亚稳态； 飞利浦大唐笔试亚稳态是指触发器无法在某个规定时间段内到达一个可确认的状态；当一个触发器进入亚稳态时，既无法猜测该单元的输出电平，也无法猜测何时输出才能稳固在某个正确的电平上；在这个稳固期间，触发器输出一些中间级电平，或者可能处 于振荡状态，并且这种无用的输出电平可以沿信号通道上的各个触发器级联式传播下去；欢迎下载精品学习资源12、I

21、C 设计中同步复位与异步复位的区分；南山之桥一、特点：同步复位： 顾名思义， 同步复位就是指复位信号只有在时钟上升沿到来时，才能有效； 否就， 无法完成对系统的复位工作；用 Verilog 描述如下：always posedge clk begin if .Rst_n.end异步复位：它是指无论时钟沿是否到来，只要复位信号有效，就对系统进行复位；用Verilog 描述如下：always posedge clk,negedge Rst_n begin if .Rst_n.end二、各自的优缺点：1、总的来说，同步复位的优点大致有3 条：a、有利于仿真器的仿真；b、可以使所设计的系统成为100%的

22、同步时序电路，这便大大有利于时序分析，而且综合出来的fmax 一般较高；c、由于他只有在时钟有效电平到来时才有效，所以可以滤除高于时钟频率的毛刺；他的缺点也有不少，主要有以下几条：a、复位信号的有效时长必需大于时钟周期，才能真正被系统识别并完成复位任务；同时仍要考虑，诸如：clkskew,组合规律路径延时 ,复位延时等因素；b、由于大多数的规律器件的目标库内的DFF 都只有异步复位端口，所以，倘假设采纳同步复位的话，综合器就会在寄存器的数据输入端口插入组合规律，这样就会消耗较多的规律资源；2、对于异步复位来说，他的优点也有三条，都是相对应的：a、大多数目标器件库的dff 都有异步复位端口，因此

23、采纳异步复位可以节约资源；b、设计相对简洁；c、异步复位信号识别便利，而且可以很便利的使用FPGA 的全局复位端口 GSR；缺点：a、在复位信号释放 release的时候简洁显现问题；具体就是说：倘假设复位释放时恰恰在时钟有效沿邻近，就很简洁使寄存器输出显现亚稳态，从而导致亚稳态；b、复位信号简洁受到毛刺的影响；三、总结：所以说，一般都举荐使用异步复位，同步释放的方式，而且复位信号低电平有效；这样就可以两全其美了；在可编程芯片的内部，信号传输时需要时间的， 即异步复位信号 rst 到达寄存器 A 和寄存器 B 的时间存在惊奇， 而时钟信号由于有专用的线路不受影响；寄存器 A B 受到同步复位信

24、号 rst_syn 时必需在时钟沿处采发生变化，这样对系统不会造成危害； 而受到异步复位 rst 时，寄存器 A B 的输出立刻发生转变，由于异步复位信号rst 到达寄存器 A 和寄存器 B 的时间存在惊奇所以A B 的输出也不是同时变化的，更重要的是他们不再时钟沿上变化，这样后续规律可能会收到错误的结果，从而造成系统不稳固；总之，在同步设计中尽量不要使用异步规律；13、MOORE与 MEELEY状态机的特点； 南山之桥答：两种典型的状态机是摩尔 Moore状态机和米立 Mealy 状态机；摩尔有限状态机输出只与当前状态有关，与输入信号的当前值无关， 是严格的现态函数； 在时钟脉冲的有效边沿作

25、用后的有限个门延后， 输出到达稳固值； 即使在时钟周期内输入信号发生变化，输出也会保持稳固不变；从时序上看， Moore 状态机属于同步输出状态机； Moore 有限状态机最重要的特点就是将输入与输出信号隔离开来；Mealy 状态机的输出是现态和全部输入的函数，随输入变化而随时发生变化；从时序上看， Mealy 状态机属于异步输出状态机，它不依靠于时钟；欢迎下载精品学习资源14、多时域设计中 , 如何处理信号跨时域； 南山之桥不同的时钟域之间信号通信时需要进行同步处理，这样可以防止新时钟域中第一级触发器的亚稳态信号对下级规律造成影响，其中对于单个掌握信号可以用两级同步器，如电平、边沿检测和脉冲

26、，对多位信号可以用FIFO, 双口 RAM，握手信号等；跨时域的信号要经过同步器同步，防止亚稳态传播；例如：时钟域 1 中的一个信号，要送到时钟域 2，那么在这个信号送到时钟域 2 之前，要先经过时钟域 2 的同步器同步后，才能进入时钟域 2；这个同步器就是两级 d 触发器，其时钟为时钟域 2 的时钟； 这样做是怕时钟域 1 中的这个信号，可能不满意时钟域 2 中触发器的建立保持时间， 而产生亚稳态，由于它们之间没有必定关系， 是异步的； 这样做只能防止亚稳态传播， 但不能保证采进来的数据的正确性； 所以通常只同步很少位数的信号；比方掌握信号，或地址；当同步的是地址时，一般该地址应采纳格雷码，

27、由于格雷码每次只变一位，相当于每次只有一个同步器在起作用，这样可以降低出错概率，象异步 FIFO 的设计中，比较读写地址的大小时，就是用这种方法；假如两个时钟域之间传送大量的数据，可以用异步 FIFO 来解决问题；我们可以在跨过 Clock Domain时加上一个低电平使能的Lockup Latch以确保 Timing 能正确无误；15、给了 reg 的 setup,hold时间，求中间组合规律的delay 范畴；飞利浦大唐笔试Delay q,仍有 clock的 delay,写出打算最大时钟的因素，同时给出表达式；威盛 VIA 2003.11.06上海笔试试题18、说说静态、动态时序模拟的优缺

28、点；威盛 VIA 2003.11.06上海笔试试题动态时序验证是在验证功能的同时验证时序，需要输入向量作为鼓励；随着规模增大，所需要的向量数量以指数增长， 验证所需时间占到整个设计周期的50，且这种方法难以保证足够的掩盖率，因而对片上系统芯片设计已成为设计流程的瓶颈，所以必需有更有效的时序验证技术取代之；动态时序仿真的优点是比较精确，而且同后者相比较，它适用于更多的设计类型；但是它也存在着比较明显的缺点：第一是分析的速度比较慢； 其次是它需要使用输入矢量，这使得它在分析的过程中有可能会遗漏一些关键路径 critical paths，由于输入矢量未必是对全部相关的路径都敏锐的；静态时序分析技术是

29、一种穷尽分析方法， 用以衡量电路性能； 它提取整个电路的全部时序路径，通过运算信号沿在路径上的推迟传播找出违反时序约 束的错误，主要是检查建立时间和保持时间是否满意要求，而它们又分别通过对最大路径推迟和最小路径推迟的分析得到；静态时序分析的方法不依靠于鼓励，且可以穷尽全部路径，运行速度很快，占用内存很少；它完全克服了动态时序验证的缺陷，适合进行超大规模的片上系统电路的验证，可以节约多达20 的设计时间；因此，静态时序分析器在功能和性能上满意了全片分析的目的；19、一个四级的 Mux, 其中其次级信号为关键信号如何改善 timing ；威盛 VIA 2003.11.06关键：将其次级信号放到最终

30、输出一级输出，同时留意修改片选信号，保证其优先级未被修改；需要改良的代码：改良后的：alwaysa,late_data,c,d,slalwaysa,late_data,c,d,sl beginbeginout=1b0;out_temp=0;ifsl0 out=a;ifsl0 out_temp=a; ifsl1 out=late_data;if.sl2 out_temp=c; if.sl2 out=c;ifsl3 out_temp=d;ifsl3 out=d;ifsl1=1b0&endsl2=1b1&sl3=1b0 out=late_data;elseout=out_temp; end23、化简

31、 FA,B,C,D= m1,3,4,5,10,11,12,13,14,15的和；威盛24、pleaseshow the CMOSinverterschematic,layoutand itscrosssectionwithP- wellprocess.Plot欢迎下载精品学习资源its transfer curve Vout-Vin And also explain the operation region of PMOS and NMOS for each segment of the transfer curve.威盛笔试题 circuit design-beijing-25、To des

32、igna CMOSinvertorwithbalanceriseand falltime,pleasedefine therationof channelwidth of PMOS and NMOS and explain.26、为什么一个标准的倒相器中P 管的宽长比要比 N 管的宽长比大？仕兰微电子和载流子有关， P 管是空穴导电， N管是电子导电，电子的迁移率大于空穴，同样的电场下，N管的电流大于 P 管，因此要增大 P 管的宽长比， 使之对称， 这样才能使得两者上升时间下降时间相等、高低电平的噪声容限一样、充电放电的时间 相等；27、用 mos 管搭出一个二输入与非门； 扬智电子笔试49

33、 页28、please draw the transistor level schematic of a cmos 2 input AND gate and explain which input has faster response for output rising edge.less delay time；29、画出 NOT,NAND,NOR的符号，真值表，仍有transistor level的电路；Infineon笔 试30、画出 CMOS的图，画出 tow-to-one mux gate；威盛 VIA 2003.11.06上海笔试试题31、用一个二选一 mux 和一个 inv实现异

34、或；飞利浦大唐笔试32、画出 Y=A*B+C 的 cmos 电路图；科广试题33、用规律们和 cmos 电路实现 ab+cd ；飞利浦大唐笔试34、画出 CMOS电路的晶体管级电路图，实现Y=A*B+CD+E ；仕兰微电子35、利用 4 选 1 实现 Fx,y,z=xz+yz；未知36、给一个表达式 f=xxxx+xxxx+xxxxx+xxxx用最少数量的与非门实现实际上就是化简；38、为了实现规律 A XOR BOR C AND D，请选用以下规律中的一种，并说明为什么？ 1INV2AND3 OR4 NAND5 NOR6 XOR答案： NAND未知 39、用与非门等设计全加法器； 华为42、

35、A,B,C,D,E进行投票，多数听从少数，输出是F也就是假如 A,B,C,D,E中 1 的个数比 0多，那么 F 输出为 1，否就 F 为 0，用与非门实现，输入数目没有限制；未知43、用波形表示 D 触发器的功能； 扬智电子笔试44、用传输门和倒向器搭一个边沿触发器；扬智电子笔试45、用规律们画出 D 触发器；威盛 VIA 2003.11.06上海笔试试题46、画出 DFF的结构图 , 用 verilog实现之；威盛47、画出一种 CMOS的 D 锁存器的电路图和版图； 未知48、D 触发器和 D 锁存器的区分； 新太硬件面试49、简述 latch和 filp-flop的异同；未知 50、L

36、ATCH和 DFF的概念和区分； 未知51、latch与 register的区分 , 为什么现在多用 register.行为级描述中 latch如何产生的；南山之桥52、用 D 触发器做个二分颦的电路. 又问什么是状态图； 华为53、请画出用 D 触发器实现 2 倍分频的规律电路？汉王笔试54、怎样用 D 触发器、与或非门组成二分频电路？东信笔试55、How many flip-flop circuits are needed to divide by 16. Intel 16分频？56、用 filp-flop和 logic-gate设计一个 1 位加法器，输入 carryin和 curren

37、t-stage，输出carryout和 next-stage.未知57、用 D 触发器做个 4 进制的计数； 华为58、实现 N位 Johnson Counter,N=5；南山之桥59、用你熟识的设计方式设计一个可预置初值的7 进制循环计数器，15 进制的呢？仕兰微电子60、数字电路设计当然必问Verilog/VHDL，如设计计数器； 未知欢迎下载精品学习资源61、BLOCKING NONBLOCKIN赋G 值的区分；南山之桥62、写异步 D 触发器的 verilog module；扬智电子笔试module dff8clk , reset, d, q;inputclk;inputreset;

38、input 7:0 d;output 7:0 q;reg7:0 q;always posedge clk or posedge reset ifresetq = 0;elseq = d; endmodule63、用 D 触发器实现 2 倍分频的 Verilog描述？汉王笔试module divide2 clk , clk_o, reset; inputclk , reset;outputclk_o; wire in;reg out ;always posedge clk or posedge reset if resetout = 0;elseout = in; assign in = out

39、;assign clk_o = out;endmodule64、可编程规律器件在现代电子设计中越来越重要，请问：a你所知道的可编程规律器件有哪些？b试用 VHDL或 VERILOG、ABLE描述 8 位 D 触发器规律；汉王笔试PAL， PLD，CPLD， FPGA；65、请用 HDL描述四位的全加法器、5 分频电路；仕兰微电子66、用 VERILOG或 VHDL写一段代码，实现10 进制计数器；未知67、用 VERILOG或 VHDL写一段代码，实现排除一个glitch；未知68、一个状态机的题目用verilog实现不过这个状态机画的实在比较差，很简洁误会的；威盛 VIA 2003.11.0

40、6上海笔试试题69、描述一个交通信号灯的设计； 仕兰微电子70、画状态机，接受1， 2，5 分钱的卖报机，每份报纸5 分钱；扬智电子笔试71、设计一个自动售货机系统，卖soda 水的，只能投进三种硬币，要正确的找回钱数；1画出 fsm有限状态机 ；2用 verilog编程，语法要符合fpga 设计的要求；未知72、设计一个自动饮料售卖机，饮料10 分钱，硬币有 5 分和 10 分两种，并考虑找零： 1画出 fsm有限状态机 ；2用 verilog编程，语法要符合fpga 设计的要求； 3设计工程中可使用的工具及设计大致过程；未知73、画出可以检测 10010 串的状态图 , 并 verilog

41、实现之；威盛欢迎下载精品学习资源74、用 FSM实现 101101 的序列检测模块； 南山之桥a 为输入端， b 为输出端，假如 a 连续输入为 1101 就 b 输出为 1，否就为 0；请画出 state machine；请用 RTL描述其 state machine；未知75、用 verilog/vddl检测 stream 中的特定字符串分状态用状态机写；飞利浦大唐笔试76、用 verilog/vhdl写一个 fifo掌握器 包括空，满，半满信号 ；飞利浦大唐笔试77、现有一用户需要一种集成电路产品，要求该产品能够实现如下功能： y=lnx ，其中， x 为 4 位二进制整数输入信号； y

42、 为二进制小数输出，要求保留两位小数；电源电压为 35v 假设公司接到该项目后，交由你来负责该产品的设计，试争论该产品的设计全程； 仕兰微电子78、sram，falsh memory，及 dram 的区分？新太硬件面试79、给出单管 DRAM的原理图 西电版数字电子技术基础作者杨颂华、冯毛官205 页图 9 14b ，问你有什么方法提高refresh time，总共有 5 个问题，记不起来了； 降低温度，增大电容储备容量 Infineon笔试80、Please draw schematic of a common SRAM cell with 6 transistors,point outwh

43、ich nodes can store data and which node is word line control.威盛笔试题circuit design-beijing-81、名词 :sram,ssram,sdram名词 IRQ,BIOS,USB,VHDL,SDRIRQ:Interrupt ReQuestBIOS: Basic Input Output System USB: Universal Serial BusVHDL: VHIC Hardware Description Language SDR: Single Data Rate压控振荡器的英文缩写VCO；动态随机储备器的英文

44、缩写DRAM；欢迎下载精品学习资源名词说明，无聊的外文缩写罢了，比方PCI、ECC、DDR、interrupt、pipeline、IRQ,BIOS,USB,VHDL,VLSI VCO 压控振荡器 RAM 动态随机储备器 ， FIR IIR DFT离散傅立叶变换 或者是中文的，比方：a. 量化误差 b.直方图 c.白平稳1、在本征半导体中，自由电子和空穴总是，当温度上升时，本征载流子浓度；2、在 PN结形成过程中，载流子存在两种运动形式，即和 ；欢迎下载精品学习资源3、放大电路静态工作点随温度变化，是由于三极管的参数 4、在电源电路中，常用的三种整流方式？5、什么叫交越失真？产生的缘由是什么？随温度变化引起欢迎下载精品学习资源6、功率放大电路按静态Q点设置不同分为 三种工作状态；7、抱负集成运放开环电压放大倍数Aud= ，输入电阻 Rid=，输出电阻 Rod= ， 共模抑制比 Kcmr= ，开环带宽 BW= ；8、场效应管是通过转变来转变漏极电流的，所以是一个掌握的 器件；9、已知一个电感三点式振荡器的L1，L2， M，C，就震荡频率 f0=；10、某 LC 振荡器的震荡频率在501000HZ 之间，通过电容来调剂，由此可知电容C 的最大值是最小值的 倍；1、下面是一些基