2022年实验模拟集成电路版图方案.docx

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1、精品学习资源试验 38 模拟集成电路的版图设计模拟集成电路设计是现代集成电路设计的重要组成部分；模拟集成电路的版图设计是模拟集成电路设计环节中的重要关键环节；模拟集成电路版图设计的优劣直接影响着整个集成电路的性能和设计的成败；本试验要求同学在系统地学习了半导体物理、 场效应器件物理 、模拟集成电路设计和集成电路制造技术等专业学问的基础上，使用 Tanner公司设计开发的集成电路版图设计工具Ledit 软件， 独立完成 CMOS 模拟集成电路单元的版图设计和布局工作，提高模拟集成电路版图设计和布局才能，强化对模拟集成电路制造技术的懂得和学问运用才能，培育同学初步的模拟集成电路版图设计才能；一、试

2、验原理1. 模拟集成电路版图中的器件与设计规章在模拟集成电路中，主要器件有NMOS 、 PMOS、NPN 和 PNP 晶体管，二极管、电阻和电容等；这些器件在Ledit 软件中，实现的方法存在较大差异，但都是遵循器件的定义实现的；器件的定义储备在以.ext 为后缀的器件萃取文件中；在 Ledit 软件环境下， P 型衬底 N 阱 CMOS 2P2M 工艺下 两层多晶两层金属，模拟集成电路版图中器件的设计规章，除去与数字集成电路版图设计中通用的规章外，主要仍有：NPN 、 PNP 晶体管设计规章、电容设计规章和电阻设计规章等，表38.1 中摘录了这些规章中的部分内容；使用这些设计规章可以实现 N

3、PN 、PNP、MOS 电容和电阻等器件版图；表38.1 P型衬底 N阱CMOS 工艺下， =1.0 m部分设计规章相对关系长度 相对关系长度 Capacitor: Poly2 Minimum Width3Cap/Trans: Poly2toPoly2 Space3Minimum poly overlap with poly22Capacitor: Poly2 Space to Active2Capacitor: Poly2 to Well Spacing2Capacitor: Poly2 to Well Edge2Cap/T: Poly2 Space to PolyCnt3Trans: Po

4、ly2 Minimum Width2Trans: Gate Extension Out of Active2Trans: Poly2 to Active Spacing1Trans: Poly2 to Poly Spacing2Cap/Trans: Poly Overlap of Poly22Trans: P1&P2overlap to P2Edge2Cap/T: P1&P2overlap to P1Edge2Trans: Poly2 to ActCnt Space3Select overlap emitter contact3P-Base surround emitter select2Sp

5、ace between emitter select & base4pbase overlap of base select2select overlap of base contact2N-Well overlap of pbase6P-Base space to collector active4Active overlap of collector contact2N-Well overlap of collector active3Select overlap of collector active2欢迎下载精品学习资源在绘制模拟集成电路版图时，所绘制的各种基本图形尺寸不能小于这些设计

6、规章要求的尺寸，否就将导致设计规章错误；在Ledit 软件环境下，完成设计规章检查的功能称为设计规章检查DesignRuleCheck ，DRC ）；在集成电路版图绘制过程中，需要常常性地使用DRC 功能来检查版图是否存在错误，这样做可以防止同时有太多违反设计规章的错误产生，打算着版图的完成效率和完成质量；版图的设计规章是最小尺寸要求，将基本 图形的尺寸有意绘制大些，DRC 检查不认为是一种设计规章错误，但在整个集成电路中将造成芯片面积的铺张，所以在布局基本图形时，充分考虑器件必要 的几何尺寸的同时，应使用完量小的基本图形尺寸；2. 模拟集成电路版图图层定义在Ledit 软件环境中， P型衬底

7、 N阱CMOS2P2M 工艺条件下，模拟集成电路版 图 中 除 去 与 数 字 部 分 定 义 相 同 的 基 本 层 外 ， 主 要 仍 定 义 有 ： 一层多晶硅电阻识别标记Poly Resistor ID ）、二层多晶硅电阻识别标记Poly2Resistor ID ）、 N 型扩散电阻识别标记N DiffResistor ID ）、 P 型扩散电阻识别标记 P Diff Resistor ID ）、 P 型基区电阻识别标记 P Base Resistor ID ）和 N 阱电阻识别标记 N Well Resistor ID ）等电阻类基本层；一层多晶硅与二层多晶硅电容识别标记 Poly1

8、2 Capacitor ID）、 NMOS 电容识别标记 NMOS CapacitorID ）和 PMOS 电容识别标记 PMOS Capacitor ID ）等电容类基本层； NPN 晶体管识别标记 NPN ID ）、 P型基区识别标记 P Base）、横向 PNP晶体管识别标记LPNP ID ）、横向 PNP晶体管发射极识别标记 LPNP Emitter ID）和二极管识别标记 DIODE ID ）等有源器件类基本层；全部识别标记都是电路萃取标记；使用上述模拟集成电路版图的基本层定义，可以用来制作MOS 晶体管、双极晶体管、二极管、电阻和电容等器件；集成电路版图中的基本层就是相关工艺的光刻

9、掩模；图 38.1给出了 NMOS 、PMOS 晶体管的纵向剖面结构；图中有源区的不同，充分地说明白N型和 P型挑选区是重要的有源区掺杂类型识别标记；图中是采纳多支晶体管并联结构实现的较大宽长比晶体管；图38.1 NMOS 、PMOS晶体管的纵向剖面结构图38.2绘出了 NPN 、 PNP晶体管的纵向剖面结构；左侧NPN 晶体管存在 P型基区，右侧 PNP晶体管中没有类似结构，这正是纵向NPN 晶体管与横向 PNP晶体管的一个重要差别；在CMOS 工艺条件下，可以同时实现纵向NPN 晶体管和横向PNP晶体管的制造，实现了CMOS 工艺与双极工艺的兼容；欢迎下载精品学习资源图38.2 NPN 、

10、PNP晶体管的纵向剖面结构图38.3画出了 N 型和P型扩散电阻， N型扩散电阻制作在P型衬底上， P型扩散电阻制作在 N阱中；左图电阻层与 P型外延层之间、右图电阻层与N阱之间均 构成了寄生 PN结，通常实行将电阻所在的衬底或阱连接到适合电位，达到PN结反向偏置工作条件，从而减小寄生PN结对电阻性能的影响；图38.3 N型、 P型扩散电阻的纵向剖面结构图38.4是由多晶硅制作的两种多晶硅电阻，可以看出它们都是制作在两层氧 化层之间，通过氧化层实现上下方区域彼此绝缘；在CMOS 工艺条件下，多晶硅通常需要进行重掺杂，所以形成的多晶硅电阻通常具有较小的方块电阻；图38.4 一层、二层多晶硅电阻的

11、纵向剖面结构图38.5为N阱电阻和 P型基区电阻，由于N 阱掺杂浓度较低，P型基区掺杂浓度较高，所以 N阱适于制作阻值较大的电阻，P型基区电阻适于制作较小阻值的 电阻；图38.6是NMOS 电容和 PMOS电容版图的纵向剖面结构；这些电容是以P型有源区或 N 型有源区作为电容的一个极板，一层多晶硅作为电容的另一个极板，采纳平行板电容器原理制成的；欢迎下载精品学习资源m芯片面积内完成版图的布局；依据大宽长比晶体管版图布局原就，M1 、M2 采纳 18 m/24支晶体管并联连接， M3 、M4 采纳 10m/2m2支晶体管并联连接， M5 采纳 16m/2mm4支晶体管并联连接，电容C1采纳 NM

12、OS 电容结构，实现的版图布局形式见图38.8，版图的最终尺寸为 90 m76 m；图38.7 模拟电路单元规律电路及其W/L 图38.8 模拟电路单元版图布局结果二、试验内容1.采纳 2.0U=1.0m）设计规章绘制完成N沟道电流镜负载电路单元版图，详细电路和各器件尺寸图38.5 N阱电阻、 P型基区电阻的纵向剖面结构图38.6 NMOS 、PMOS 电容的纵向剖面结构3. 模拟集成电路版图单元布局实例在模拟集成电路版图单元的绘制过程中，合理的版图分割和位置分布是保证版图布局设计品质的基本前提；图38.7是一个模拟集成运算放大器电路的差分输入级部分，同时跨接了一个电容作为负载，右侧给出了各器

13、件的尺寸参数，要求采纳 =1.0 m，特点尺寸为 2.0 m的设计规章，在 100 m 90 欢迎下载精品学习资源见图 38.9，总芯片面积不超过 80 m 100m；图38.9N 沟道电流镜负载电路与各器件参数2.采纳 2.0U=1.0m）设计规章完成威尔逊电流镜负载电路单元版图，详细电路和各器件尺寸见图38.10 ，总芯片面积不超过 120 m150m；图38.10威尔逊电流镜负载电路和各器件尺寸3.采纳通用 2.0U=1.0m）设计规章绘制完成高摆幅共源共栅电流漏单元版图，详细电路和各器件尺寸见图 38.11，总芯片面积不超过 110 m 110 m；图38.11高摆幅共源共栅电流漏和各

14、器件尺寸4.采纳 2.0U；3.简要表达电路所完成的功能；四、试验摸索题1. 试从工艺角度来说明场区氧化和栅氧的含义与区分；2.在P型衬底 N阱CMOS 工艺中，存在的各种类型电阻，比较其方块电阻大小，说明理由；3.较大宽长比 MOS 晶体管可以采纳多支晶体管并联连接的方式实现，请问宽长比为1/120 的NMOS 晶体管在版图设计时如何实现，有何措施？4. 版图的 设计规章是否可以不管特点尺寸的大小无条件约束地使用，为什么？5. 说明数字集成电路与模拟集成电路在版图上的差别；五、参考资料1 李乃平，集成电路制造技术，华中理工高校出版社，1995；2. Allen,R.E. 等著， CMOS 模拟集成电路设计 其次版），电子工业出版社，2005；欢迎下载