基于FPGA的数字秒表设计.doc

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1、. .基于FPGA的数字秒表设计摘要：该设计是用于体育比赛的数字秒表,基于FPGA在Quartus II 9.0sp2软件下应用VHDL语言编写程序,采用ALTRA公司CycloneII系列的EP2C8Q208芯片进展了计算机仿真，并给出了相应的仿真结果。本设计有效的克制了传统的数字秒表的缺点采用EDA技术采取自上而下的设计思路。绘制出了具体的逻辑电路，最后又通过硬件上对其进展调试和验证。该电路能够实现很好的计时功能,计时精度高，最长计时时间可达一个小时。 关键字：数字秒表；EDA；FPGA；VHDL；Quartus IIThe design of digital stop watch bas

2、ed on FPGAAbstract：This design is a digital stop watch which is used for athletic contests and is based on FPGA using VHDL language to write program in Quartus II software,adopting EP2C8Q208 chip of CycloneII series of ALTRA pany for puter simulation and at the same time showing the corresponding si

3、mulation result. This design effectively overes the traditional digital stop watch weaknesses and takes a top-down approach to design.Draw out a particular logic circuits, and finally pass the circuits to the hardware to debug and verify it.This circuit is able to carry out excellent timing function

4、,has hightiming precision,and the longest timing time could reach an hour.KeyWords: Digital stop watch；EDA；FPGA；VHDL；MAX Plus引言 数字秒表是日常生活中比拟常见的电子产品，其设计也是EDA技术中最根本的设计实验之一1。当今社会是数字化的社会,是数字集成电路广泛应用的社会。数字集成电路本身在不断进展更新换代,随着微电子技术的开展,设计与制造集成电路的任务已不完全由半导体厂商来独立承当。系统设计师更愿意自己设计专业集成电路(ASIC)芯片,而且希望设计周期尽可能短,最好在实验

5、室里就能设计出适宜的ASIC芯片并且立即投入实际应用之中，因而出现了现场可编程器件2FPLD。现场可编程门阵列FPGA即属其中应用最广泛的一种。超高速硬件描述语言VHDL，是对数字系统进展抽象的行为与功能描述到具体的内部线路构造描述，利用EDA工具可以在电子设计的各个阶段、各个层次进展计算机模拟验证，保证设计过程的正确性，可大大降低设计本钱，缩短设计周期3。本文介绍的数字秒表，利用基于VHDL的EDA设计工具，采用大规模可编程逻辑器件FPGA，通过设计芯片来实现系统功能。给出了顶层电路图,和各模块的设计.增加了消除抖动的控制方法,消除了开关按键的机械抖动.通过编辑、编译和器件编程, 并将编程器

6、文件下载到SE-5型EDA实验开发板上4,经实际电路测试验证,到达了预期的设计要求,显示结果准确无误。概述在科技高度开展的今天，集成电路和计算机应用得到了高速开展。尤其是计算机应用的开展。它在人们日常生活已逐渐崭露头角。大多数电子产品多是由计算机电路组成，如：手机、mp3等。而且将来的不久他们的身影将会更频繁的出现在我们身边。各种家用电器多会实现微电脑技术。电脑各局部在工作时多是一时间为基准的。本文就是基于计算机电路的时钟脉冲信号、状态控制等原理设计出的数字秒表1。秒表在很多领域充当一个重要的角色。在各种比赛中对秒表的准确度要求很高，尤其是一些科学实验。他们对时间准确度到达了几纳秒级别。1.1

7、设计要求(1)能对0秒59分59.99秒X围进展计时，显示最长时间是59分59秒；(2) 计时精度到达10ms；(3) 设计复位开关和启停开关，复位开关可以在任何情况下使用，使用以后计时器清零，并做好下一次计时的准备。1.2数字秒表设计的目的本次设计的目的就是在掌握EDA实验开发系统的初步使用根底上，了解EDA技术，对计算机系统中时钟控制系统进一步了解，掌握状态机工作原理，同时了解计算机时钟脉冲是怎么产生和工作的。在掌握所学的计算机组成与构造课程理论知识时。通过对数字秒表的设计，进展理论与实际的结合，提高与计算机有关设计能力，提高分析、解决计算机技术实际问题的能力。通过课程设计深入理解计算机构

8、造与控制实现的技术，到达课程设计的目标。1.3 EDA技术EDA是指以计算机为工作平台，融合了应用电子技术、计算机技术、智能化技术的最新成果而开发出的电子CAD通用软件包，它根据硬件描述语言HDL完成的设计文件，自动完成逻辑编译、化简、分割、综合、优化、布局布线及仿真，直至完成对于特定目标芯片的适配编译、逻辑映射和编程下载等工作5。目前EDA主要辅助进展三个方面的设计工作：IC设计、电子电路设计和PCB设计。没有EDA技术的支持，想要完成超大规模集成电路的设计制造是不可想象的；反过来，生产制造技术的不断进步又必将对EDA技术提出新的要求6。1.4硬件描述语言VHDL1.4.1 VHDL的简介V

9、HDL语言是一种用于电路设计的高级语言。它在80年代的后期出现。最初是由美国国防部开发出来供美军用来提高设计的可靠性和缩减开发周期的一种使用X围较小的设计语言 。但是，由于它在一定程度上满足了当时的设计需求，于是他在1987年成为A I/IEEE的标准IEEE STD 1076-1987。1993年更进一步修订，变得更加完备，成为A I/IEEE的A I/IEEE STD 1076-1993标准。目前，大多数的CAD厂商出品的EDA软件都兼容了这种标准。自IEEE公布了VHDL的标准版本，IEEE-1076简称87版)之后，各EDA公司相继推出了自己的VHDL设计环境，或宣布自己的设计工具可以

10、和VHDL接口。此后VHDL在电子设计领域得到了广泛的承受，并逐步取代了原有的非标准的硬件描述语言。1993年，IEEE对VHDL进展了修订，从更高的抽象层次和系统描述能力上扩展VHDL的内容，公布了新版本的VHDL，即IEEE标准的1076-1993版本，简称93版。现在，VHDL和Verilog作为IEEE的工业标准硬件描述语言，又得到众多EDA公司的支持，在电子工程领域，已成为事实上的通用硬件描述语言。有专家认为，在新的世纪中，VHDL于Verilog语言将承当起大局部的数字系统设计任务。1.4.2 VHDL语言的特点VHDL的程序构造特点是将一项工程设计，关于用VHDL和原理图输入进展

11、CPLD/FPGA设计的粗略比拟：在设计中，如果采用原理图输入的设计方式是比拟直观的。你要设计的是什么，你就直接从库中调出来用就行了。这样比拟符合人们的习惯。在对一个设计实体定义了外部界面后，一旦其内部开发完成后，其他的设计就可以直接调用这个实体。这种将设计实体分成内外局部的概念是VHDL系统设计的根本点。应用VHDL进展工程设计的优点是多方面的4。(1) 与其他的硬件描述语言相比，VHDL具有更强的行为描述能力，从而决定了他成为系统设计领域最正确的硬件描述语言。强大的行为描述能力是避开具体的器件构造，从逻辑行为上描述和设计大规模电子系统的重要保证。(2) VHDL丰富的仿真语句和库函数，使得

12、在任何大系统的设计早期就能查验设计系统的功能可行性，随时可对设计进展仿真模拟。(3)VHDL语句的行为描述能力和程序构造决定了他具有支持大规模设计的分解和已有设计的再利用功能。符合市场需求的大规模系统高效，高速的完成必须有多人甚至多个代发组共同并行工作才能实现。(4) 对于用VHDL完成的一个确定的设计，可以利用EDA工具进展逻辑综合和优化，并自动的把VHDL描述设计转变成门级网表。(5) VHDL对设计的描述具有相对独立性，设计者可以不懂硬件的构造，也不必管理最终设计实现的目标器件是什么，而进展独立的设计。1.4.3 VHDL的设计流程它主要包括以下几个步骤：(1) 文本编辑：用任何文本编辑

13、器都可以进展，也可以用专用的HDL编辑环境。通常VHDL文件保存为.vhd文件，Verilog文件保存为.v文件(2)功能仿真：将文件调入HDL仿真软件进展功能仿真，检查逻辑功能是否正确也叫前仿真，对简单的设计可以跳过这一步，只在布线完成以后，进展时序仿真(3)逻辑综合：将源文件调入逻辑综合软件进展综合，即把语言综合成最简的布尔表达式。逻辑综合软件会生成.edf或.edif 的EDA工业标准文件。(4)布局布线：将.edf文件调入PLD厂家提供的软件中进展布线，即把设计好的逻辑安放PLD/FPGA内。(5)时序仿真：需要利用在布局布线中获得的准确参数，用仿真软件验证电路的时序。也叫后仿真 通常

14、以上过程可以都在PLD/FPGA厂家提供的开发工具。(6)器件编程2.系统的设计流程2.1 设计规划本系统设计采用自顶向下的设计方案，系统的整体组装设计原理图如图1所示，它主要由控制模块、时基分频模块，计时模块和显示模块四局部组成。各模块分别完成计时过程的控制功能、计时功能与显示功能。图1 系统组成图图 2 系统设计框图如图2所示，计时控制器的作用是控制计时。计时控制器的输入信号是启动，暂停和清零。为符合惯例，将启动和暂停功能设置在同一个按键上，按一次是启动，按第二次是暂停，按第三次是继续。所以计时控制器共有2个开关输入信号，即启动/暂停和清零信号。计时电路的输入信号为4o96HZ时钟、计数允

15、许，保持和清零信号，输出为IOMS、10OMS、S和MIN的计时数据。时基分频器是一个41分频器，产生10MS周期的脉冲用于计时电路时钟信号。显示电路为动态扫描电路。用以显示十分位、MIN、10S、S、lOOMS和1OMS信号。2.2系统的原理图及各模块的程序图3系统的整体组装设计原理图设计由控制模块、时基分频模块，计时模块和显示模块四局部组成。各模块实现秒表不同的功能7 。图3就是整个系统原理图。2.2.1控制模块计时模块的作用是针对计时过程进展控制。计时控制模块可用俩个按钮来完成秒表的启动、停顿和复位。局部源程序如下：library ieee;use ieee.std_logic_1164

16、.all;use ieee.std_logic_unsigned.all;entity control isport ( clk , start: in std_logic; startstop,clks :out std_logic);end control;architecture aa of control issignal sstart,asstart: std_logic;signal count : std_logic_vector(3 downto 0); 声明构造体所用的内部信号及数据类型beginclk_label:PROCESS (clk)进程敏感表BEGINIF clke

17、vent and clk=1 THEN表示时钟的上升沿 if count=1001 then count=0000; else count=count+1; end if; sstart=start;同步置数END IF;END PROCESS clk_label;clkss_label:PROCESS (sstart)BEGINIF sstartevent and sstart=1 THEN asstart=not asstart;END IF;产生10ms周期的脉冲，用于计时电路时钟信号END PROCESS clkss_label;startstop=asstart;clks=count

18、(3);end aa;2.2.2时基分频模块时基分频模块的作用把输入时钟信号变为分频输出信号。源程序：LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;USE IEEE.STD_LOGIC_UNSIGNED.ALL;ENTITY CB10 IS PORT( CLK: IN STD_LOGIC; CO : OUT STD_LOGIC);END CB10;ARCHITECTURE ART OF CB10 IS SIGNAL COUNT:STD_LOGIC_VECTOR (3 DOWNTO 0); BEGINPROCESS(CLK)BEGIN IF RISING_ED

19、GE(CLK)THEN IF COUNT=1001THEN COUNT=0000; CO=1; ELSE COUNT=COUNT+1; CO=0; END IF; END IF; END PROCESS;END ART;2.2.3时模块计时模块执行计时功能，计时方法和计算机一样是对标准时钟脉冲计数9。他是由四个十进制计数器和俩个六进制计数器构成，其中毫秒位、十毫秒位、秒位和分位采用十进制计数器，十秒位和十分位采用六进制计数器10。源程序：十进制计数器LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;USE IEEE.STD_LOGIC_UNSIGNED.ALL;

20、ENTITY CDU10 IS PORT( CLK:IN STD_LOGIC; CLR,EN:IN STD_LOGIC; :OUT STD_LOGIC; COUNT10:OUT STD_LOGIC_VECTOR(3 DOWNTO 0);END CDU10;END IF;END IF;END PROCESS;END ART;六进制计数器LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;USE IEEE.STD_LOGIC_UNSIGNED.ALL;ENTITY CDU6 IS END IF;END IF;END PROCESS;END ART;计数器LIBRARY

21、 IEEE;USE IEEE.STD_LOGIC_1164.ALL;USE IEEE.STD_LOGIC_UNSIGNED.ALL;ENTITY COUNT IS END ART;2.2.4显示模块计时显示电路的作用是将计时值在LED数码管上显示出来。计时电路产生的值经过BCD七段译码后，驱动LED数码管。计时显示电路的实现方案采用扫描显示8。局部源程序：数据选择器LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;USE IEEE.STD_LOGIC_UNSIGNED.ALL;ENTITY MULX IS PORT( CLK,CLR,EN:IN STD_LOGI

22、C; S_1MS:IN STD_LOGIC_VECTOR(3 DOWNTO 0); S_10MS:IN STD_LOGIC_VECTOR(3 DOWNTO 0);S_100MS:IN STD_LOGIC_VECTOR(3 DOWNTO 0); S_1S:IN STD_LOGIC_VECTOR(3 DOWNTO 0); S_10S:IN STD_LOGIC_VECTOR(3 DOWNTO 0); M_1MIN:IN STD_LOGIC_VECTOR(3 DOWNTO 0); M_10MIN:IN STD_LOGIC_VECTOR(3 DOWNTO 0); HOUR:IN STD_LOGIC_VE

23、CTOR(3 DOWNTO 0); OUTBCD:OUT STD_LOGIC_VECTOR(3 DOWNTO 0); SEG:OUT STD_LOGIC_VECTOR(7 DOWNTO 0);END MULX;ARCHITECTURE ART OF MULX ISSIGNAL COUNT:STD_LOGIC_VECTOR(3 DOWNTO 0);END CASE;END IF;END PROCESS;END ART;BCD七段译码器LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;USE IEEE.STD_LOGIC_UNSIGNED.ALL;ENTITY BC

24、D7 IS PORT( BCD:IN STD_LOGIC_VECTOR(3 DOWNTO 0); LED:OUT STD_LOGIC_VECTOR(6 DOWNTO 0);END BCD7;ARCHITECTURE ART OF BCD7 ISBEGINLED=1111110WHEN BCD =0000 ELSE0110000WHEN BCD =0001 ELSE1101101WHEN BCD =0010 ELSE1111001WHEN BCD =0011 ELSE0110011WHEN BCD =0100 ELSE1011011WHEN BCD =0101 ELSE1011111WHEN B

25、CD =0110 ELSE1110000WHEN BCD =0111 ELSE1111111WHEN BCD =1000 ELSE1111011WHEN BCD =1001 ELSE0000000;END ART;3.系统仿真(1)时基分频模块的仿真如图4示图4基分频模块的仿真分析：CLK为时钟信号的输入 ，CO为分频输出信号。(2)控制模块的仿真如图5示图5制模块的仿真分析：CLK、CLR和SP为输入信号，EN为输出信号。(3)计时电路模块的仿真如图6图8示 a、十进制计数器的仿真如图6示b、六进制计数器的仿真如图7示c、计数器的仿真如图8图6进制计数器的仿真图7 进制计数器的仿真图图8 计

26、数器的仿真图分析：clk为时钟脉冲脉冲，s_1ms是毫秒计数值，s_10ms是十毫秒计数器，s_100ms是百毫秒计数器，s_1s是秒计数器，s_10s是十秒计数器，m_1min是分计数器，s_10min是十分计数器，hour是小时计数器。它们均为输入信号。每来两个时钟脉冲，s_1ms加1，当s_1ms满十时，s_10ms加1，依次类推，s_10ms满十的时候，s_100ms加1等等作为输出11。(4)显示电路模块的仿真如图9图10所示 a、数据选择器的仿真如图9所示 b、BCD七段译码器驱动器的仿真如图10所示图9数据选择器的仿真图图10 BCD七段译码器的仿真图分析：bcd为时钟脉冲输入信

27、号，led是输出信号，如下图：当输出为“1111110时候，输入为“0000；当输出为“0110000时输入“0001,当输入为“0010时输出为“1101101，当输入为“0011时输出为“1111001等等来实现七段译码功能12。(5)数字秒表整个系统的仿真如图11所示图11数字秒表起始工作的仿真图状态仿真图分析：秒表开场从零开场计数，每次增加10ms。工作很正常的进展。硬件电路的设计与调试本系统的主要逻辑设计由一片EPF10K10LC84-4芯片完成，编写的VHDL源程序在Altera公司的逻辑综合工具Max+Plus下经过编译和功能仿真测试后，针对下载芯片进展管脚配置，下载到EPF10

28、K10LC84-4芯片中，进展相应的硬件调试，调试结果与软件仿真的结果相吻合，验证了设计完成了预定功能13。根据需求选择电路的设计单元进展组合，完成系统的原理图设计与 PCB 设计，对制作好的PCB板，或准备好的面包板，按照装配图或原理图进展器件装配，装配好之后再进展电路的调试。4.1 PCB板制作本设计的PCB电路板通过Protel99来完成。首先创立扩展名为DDB的设计文件，翻开Document文挡新建Schematic document文件，在此文件里面画出本设计的各模块电路图，添好元器件的封装，生成网络表。然后在Document文挡新建PCB document文件，装载网络表。装载网络

29、表完成后将各元器件重新布局，让图中的穿插线尽可能的少，以免布线时出现过多的穿插线。重新布置元件位置后，根据需要修改布线参数。根据制作的难易程度一般在元器件少的情况下选择单面PCB板，因为元器件少时单面板布线的成功率高，易于腐蚀和焊接，本设计的电路图不是很复杂，且采用了分模块设计，故均采用单面PCB板。另一个需要修改的参数是PCB板的线宽。线宽的选择很重要，线宽太细在腐蚀时易出断线，线宽太宽需要的板子面积就大，这样浪费材料，不经济。线宽一般选择在0.5mm2mm之间。本设计的线宽除地线和电源线以外，均采用0.8mm线宽，最终效果很好14。PCB板本身的基板是由绝缘隔热、且不易弯曲的材料所制作成。

30、在外表可以看到的细小线路材料是铜箔，原本铜箔是覆盖在整个PCB板上的，而在制造过程中局部被腐蚀处理掉，留下来的局部就变成网状的细小线路了。这些线路被称作导线或称布线，并用来提供PCB板上零件的电路连接。通常PCB板的颜色都是绿色或是棕色，这是阻焊漆的颜色。是绝缘的防护层，可以保护铜线，也可以防止零件被焊到不正确的地方。在布局时首先要考虑的一个因素就是电性能，把连线关系密切的元器件尽量的放在一起，尤其对一些高速线，布局时就要使它尽可能地短，功率信号和小信号器件要分开。在满足电路性能的前提下，还要考虑元器件摆放整齐、美观，便于测试，板子的机械尺寸，插座的位置等也需认真考虑。所有平行信号线之间要尽量

31、留有较大的间隔，以减少串扰。如果有两条相距较近的信号线，最好在两线之间走一条接地线，这样可以起到屏蔽作用。设计信号传输线时要防止急拐弯，以防传输线特性阻抗的突变而产生反射，要尽量设计成具有一定尺寸的均匀的圆弧线。PCB板布线完成后即用转印纸将所有的板层打印出来。将选好的PCB板除污后用转印机将转印纸上的碳迹转印到PCB板上。转印完成后检查转印的碳迹是否有断线，假设有那么用油漆或碳笔将断线连接起来，然后把PCB板放到三氯化铁的水溶液中进展腐蚀。腐蚀的温度在37度为宜，在三氯化铁溶液浓度足够，PCB板面积不大的情况下半小时就可腐蚀完成。需要注意在腐蚀过程中不断搅拌三氯化铁溶液，可以使PCB板的腐蚀

32、速度加快。4.2 元器件的焊接 腐蚀好的PCB板除去残留的三氯化铁残液和碳迹后，在有导线的一面刷一层松香。刷松香的作用有两个：一是防止PCB板上的铜线被空气中的氧所氧化；二是在以后的焊接中更容易焊接并提高焊点的可靠性。刷过松香后把板子上有焊盘的地方打孔，打孔需要根据焊盘的大小更换钻头以免焊盘太小，影响焊接的可靠性15。4.3电路组装与调试在实验箱上按各单元电路分别连接主控制器、计数器、数字显示译码器和脉冲信号发生器。然后按照以下步骤进展调试：(1) 脉冲信号发生器的调试，调试振荡电路和分频电路，使输出频率符合设计要求15。(2) 将脉冲信号产生的1024HZ的脉冲送入主控制器的CP端，观察主控

33、制器的状态是否按周期规律规律变化。反复调试，直到准确为止。(3) 将脉冲信号产生的1024HZ的脉冲送入计数器的CP端，接入主控制器的状态信号，并把主控制器的状态转换信号送入主控制器的CP端，观察计数器是否正常计数并进展秒表显示。(4) 把主控制器的状态转换信号接至LED数码管的译码电路，观察6个LED数码管是否按设计要求显示计数。(5) 整机联调，使数字秒表电路按要求正常工作。4.4考前须知4.4.1在EDA实验箱上测试过程芯片的选取必须要于实验箱相一致，否那么将会有硬件无法连接的错误。引脚分配时要注意引脚的输入输出关系，否那么将无法正常的进展数据传输。跳线的选择，实验箱上做动态显示时必须把

34、静态的跳线拔去，因为该实验箱上静态具有优先权。4.4.2制板过程在做PCB板时注意元件的封装，否那么将会有1丧失元件错误例：ponent R1 not found；这种错误多为封装错误，应该在Schematic document文档电路图中修改对应的元件封装。2找不到接点的错误。例：NodeR1-2 not found；这种错误为元件引脚标识与元件封装引脚标识不一致，这种情况多发生在自己制作的封装上。在制作封装时需注意引脚标识的一致性。3在元器件布局过程中发现元器件的引脚之间实际该有导线连接上的而布线时却没有连上，这多为画图问题。4.4.3调试过程(1) 设计过程中，一开场由于对EDA并没有学

35、习，对EDA的设计流程缺乏了解，在查阅资料的过程中带有一定的盲目性， 被各种书籍搞得头晕脑涨。(2) 设计初期由于对实验箱的应用X围了解不深入，致使后来在程序下载过程中出现无法匹配的错误，该设计不支持Qurtus2，最后改用MAXPLUS2完成设计，并制作出作品。结论本系统设计用了现在EDA设计手段，基于FPGA采用VHDL语言编程实现数字秒表的设计。运用层次化设计方法，完成各电路模块的连接。本数字秒表可用于体育比赛，计时精度大于1100S，计时器能显示1100S的时间，计时器的最长计时时间为1小时，显示的最长时问为59分5999秒。系统具有简单、工作稳定可靠等优点具有一定的实际意义。开场做设

36、计时总是会犯一些错误，只有经过不停的改错不停的编译得到正确的程序说明了作为软件编程人员是不能粗心大意的，一个程序的质量的上下与你细心与否有着一定的联系。在编程时，我充分使用了构造化的思想，这样程序检查起来也比拟方便，调试时也给了我很大方便，只要一个模块一个模块的进展调就可以了，充分表达了构造化编程的优势。在设计中要求我要有耐心和毅力，还要细心，稍有不慎，一个小小的错误就会导致结果的不正确，而对错误的检查要求我要有足够的耐心，通过这次设计和设计中遇到的问题，也积累了一定的经历，对以后从事集成电路设计工作会有一定的帮助。在应用VHDL的过程中让我真正领会到了其并行运行与其他软件顺序执行的差异及其在

37、电路设计上的优越性。用VHDL硬件描述语言的形式来进展数字系统的设计方便灵活，利用EDA软件进展编译优化仿真极大地减少了电路设计时间和可能发生的错误，降低了开发本钱，这种设计方法在数字系统设计中发挥越来越重要的作用。参考文献:1 陈跃东.数字秒表系统设计J.自动化与仪器仪表，2006，270(1)：6597 .2廖常初.可编程序控制器应用技术(第三版) M.：XX大学，2000：85153 3 俞一鸣. Altera可编程逻辑器件的应用与设计M. ：机械工业，2007：1332064周景润.基于Quartus 的FPGA数字系统设计M. ：电子工业，2007：212306.5 孟庆辉.EDA技

38、术实用教程M. ：国防工业，2021：1011696陈林. EDA技术在电子技术根底实验教学中的应用J.信息技术，2003，6(3)：581087 谢自美. 电子线路综合设计M. ：华中科技大学，2006：1351688 康华光.电子技术根底(数字局部)M.：高等教育，2000：921449 余孟尝.数字电子技术根底简明教程(第二版)M.高等教育，1999，5473.10 阎石.数字电子技术根底(第四版) M.：高等教育，1997：202265.11LiSG，GaoDY，NiePQ.StudyonmultitaskmanagementunitMTUofembeddedmicroprocesso

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41、logic_1164.all;use ieee.std_logic_unsigned.all;use ieee.std_logic_arith.all;entity clock is port(clk:in std_logic;a: out std_logic_vector(2 downto 0);clr:in std_logic;en:in std_logic;scan:out std_logic_vector(5 downto 0); seg7:out std_logic_vector(6 downto 0); end clock;architecture one of clock iss

42、ignal qhh,qhl,qmh,qml,qsh,qsl:std_logic_vector(3 downto 0); signal clk1khz,clk1hz,clk2hz:std_logic; signalt:integer range 0 to 5;signal data:std_logic_vector(3 downto 0); signal sec:integer range 0 to 99;signal min:integer range 0 to 59;signal hour:integer range 0 to 59;begina=111;p1:process(clk)var

43、iable count:integer range 0 to 2499;beginif clkevent and clk=1 thenif count=2499 then clk1khz=not clk1khz;count:=0;else count:=count+1;end if;end if;end process p1;p2:process(clk1khz)variable count:integer range 0 to 49;beginif clk1khzevent and clk1khz=1 thenif count=49 then clk1hz=not clk1hz;count:

44、=0;else count:=count+1;end if;end if;end process p2;p3:process(clk1khz)variable count:integer range 0 to 24;beginif clk1khzevent and clk1khz=1 thenif count=24 then clk2hz=not clk2hz;count:=0;else count:=count+1;end if;end if;end process p3;p5:process(clk1hz, en,clr,hour,sec,min)beginif clr=0 thenhour=0;min=0;sec=0;elsif en=0 thenhour=hour;min=min;sec=sec;elsif clk1hzevent and clk1hz=1 thenif sec=99 then sec=0;if min=59 then min=0;