可编程逻辑器件复习题.doc

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1、. .可编程逻辑习题一、选择题1. 一个工程的输入输出端口是定义在 A 。A. 实体中B. 构造体中 C. 任何位置D. 进程体2. 描述工程具有逻辑功能的是 B 。 A. 实体B. 构造体 C. 配置D. 进程3. 关键字ARCHITECTURE定义的是 A 。A. 构造体B. 进程C. 实体D. 配置4. MAXPLUSII中编译VHDL源程序时要求 C 。A.文件名和实体可不同名 B.文件名和实体名无关 C. 文件名和实体名要一样 D. 不确定5. 1987标准的VHDL语言对大小写是 D 。A. 敏感的B. 只能用小写 C. 只能用大写D. 不敏感6. 关于1987标准的VHDL语言中

2、，标识符描述正确的选项是 A 。A. 必须以英文字母开头 B.可以使用汉字开头 C.可以使用数字开头 D.任何字符都可以7. 关于1987标准的VHDL语言中，标识符描述正确的选项是 B 。A. 下划线可以连用 B. 下划线不能连用 C. 不能使用下划线 D. 可以使用任何字符8. 符合1987VHDL标准的标识符是 A 。A. A_2 B. A+2 C. 2AD. 229. 符合1987VHDL标准的标识符是 A 。A. a_2_3 B. a_2 C. 2_2_a D. 2a10. 不符合1987VHDL标准的标识符是 C 。A. a_1_in B. a_in_2 C. 2_a D. asd

3、_1 11. 不符合1987VHDL标准的标识符是 D 。A. a2b2 B. a1b1 C. ad12 D. %50 12. VHDL语言中变量定义的位置是 D 。A. 实体中中任何位置 B. 实体中特定位置 C. 构造体中任何位置 D. 构造体中特定位置13. VHDL语言XX号定义的位置是 D 。A. 实体中任何位置B. 实体中特定位置 C. 构造体中任何位置D. 构造体中特定位置14. 变量是局部量可以写在 B 。A. 实体中B. 进程中C. 线粒体D. 种子体中15. 变量和信号的描述正确的选项是 A 。A. 变量赋值号是:= B. 信号赋值号是:= C. 变量赋值号是= D. 二者

4、没有区别16. 变量和信号的描述正确的选项是 B 。A. 变量可以带出进程 B. 信号可以带出进程 C. 信号不能带出进程 D. 二者没有区别17. 关于VHDL数据类型，正确的选项是 D 。A. 数据类型不同不能进展运算B. 数据类型一样才能进展运算C. 数据类型一样或相符就可以运算D. 运算与数据类型无关18. 下面数据中属于实数的是 A 。A. 4.2B. 3 C. 1D. “11011”19. 下面数据中属于位矢量的是 D 。A. 4.2B. 3 C. 1D. “11011”20. 关于VHDL数据类型，正确的选项是。A. 用户不能定义子类型B. 用户可以定义子类型C. 用户可以定义任

5、何类型的数据 D. 前面三个答案都是错误的21. 可以不必声明而直接引用的数据类型是 C 。A. STD_LOGIC B. STD_LOGIC_VECTOR C. BIT D. 前面三个答案都是错误的22. STD_LOGIG_1164中定义的高阻是字符 D 。A. X B. x C. z D. Z 23. STD_LOGIG_1164中字符H定义的是 A 。A. 弱信号1 B. 弱信号0 C. 没有这个定义D. 初始值24. 使用STD_LOGIG_1164使用的数据类型时 B 。A.可以直接调用B.必须在库和包集合中声明 C.必须在实体中声明 D. 必须在构造体中声明25. 关于转化函数正

6、确的说法是。A. 任何数据类型都可以通过转化函数相互转化B. 只有特定类型的数据类型可以转化C. 任何数据类型都不能转化D. 前面说法都是错误的26. VHDL运算符优先级的说法正确的选项是 C 。A. 逻辑运算的优先级最高B. 关系运算的优先级最高C. 逻辑运算的优先级最低D. 关系运算的优先级最低27. VHDL运算符优先级的说法正确的选项是 A 。A. NOT的优先级最高B. AND和NOT属于同一个优先级C. NOT的优先级最低D. 前面的说法都是错误的28. VHDL运算符优先级的说法正确的选项是 D 。A. 括号不能改变优先级 B. 不能使用括号 C. 括号的优先级最低 D. 括号

7、可以改变优先级29. 如果a=1,b=0，那么逻辑表达式a AND b OR NOT b AND a的值是 B 。A. 0 B. 1 C. 2 D. 不确定30. 关于关系运算符的说法正确的选项是。A. 不能进展关系运算B. 关系运算和数据类型无关C. 关系运算数据类型要一样D. 前面的说法都错误31. 转换函数TO_BITVECTOR(A)的功能是。A. 将STDLOGIC_VECTOR转换为BIT_VECTOR B. 将REAL转换为BIT_VECTOR C. 将TIME转换为BIT_VECTOR D. 前面的说法都错误32. VHDL中顺序语句放置位置说法正确的选项是。A.可以放在进程语

8、句中 B. 可以放在子程序中 C. 不能放在任意位置 D. 前面的说法都正确33. 不属于顺序语句的是 B 。A. IF语句B. LOOP语句 C. PROCESS语句D. CASE语句34. 正确给变量X赋值的语句是 B 。A. X=A+B;B. X:=A+b; C. X=A+B;D. 前面的都不正确35. EDA的中文含义是 A 。A. 电子设计自动化 B. 计算机辅助计算 C. 计算机辅助教学 D. 计算机辅助制造36. 可编程逻辑器件的英文简称是。 A. FPGA B. PLA C. PAL D. PLD 37. 现场可编程门阵列的英文简称是。 A. FPGA B. PLA C. PA

9、L D. PLD 38. 基于下面技术的PLD器件中允许编程次数最多的是。A. FLASH B. EEROM C. SRAM D. PROM 39. 在EDA中，ISP的中文含义是。A. 网络供给商 B. 在系统编程 C. 没有特定意义 D. 使用编程器烧写PLD芯片40. 在EDA中，IP的中文含义是。A. 网络供给商B. 在系统编程 C. 没有特定意义D. 知识产权核41. EPF10K20TC144-4具有多少个管脚 A 。A. 144个B. 84个C. 15个D. 不确定42. EPF10K20TC144-X器件，如果X的值越小表示。A. 器件的工作频率越小B. 器件的管脚越少 C.

10、器件的延时越小 D. 器件的功耗越小43. 如果a=1,b=1，那么逻辑表达式a XOR b OR NOT b AND a的值是 A 。A. 0 B. 1 C. 2 D. 不确定44. 执行以下语句后Q的值等于 B 。SIGNAL E: STD_LOGIC_VECTOR (2 TO 5);SIGNAL Q: STD_LOGIC_VECTOR (9 DOWNTO 2);E1, 4=0, OTHERS=1);QE (2), 4=E (3), 5=1, 7=E (5), OTHERS=E (4);A “11011011” B. “00101101” C. “11011001” D. “0010110

11、0”45. VHDL文本编辑中编译时出现如下的报错信息Error: VHDL syntax error: signal declaration must have ；，but found begin instead. 其错误原因是 A 。A.信号声明缺少分号。B. 错将设计文件存入了根目录，并将其设定成工程。C. 设计文件的文件名与实体名不一致。 D.程序中缺少关键词。46. VHDL文本编辑中编译时出现如下的报错信息Error: VHDL syntax error: choice value length must match selector expression value length

12、 其错误原因是 A 。A.表达式宽度不匹配。 B. 错将设计文件存入了根目录，并将其设定成工程。C. 设计文件的文件名与实体名不一致。 D.程序中缺少关键词。47. MAX+PLUSII的设计文件不能直接保存在 B 。 A硬盘 B.根目录 C. 文件夹 D. 工程目录 48. MAXPLUSII是哪个公司的软件 A 。A. ALTERA B. ATMEL C. LATTICE D. XILINX 49. MAXPLUSII不支持的输入方式是 D 。A. 文本输入B. 原理图输入C. 波形输入D. 矢量输入50. MAXPLUSII中原理图的后缀是 B 。A. DOC B. GDF C. BMP

13、 D. JIF 51. 在一个VHDL设计中Idata是一个信号，数据类型为std_logic_vector，试指出下面那个赋值语句是错误的。 D 。A.idata = “00001111”;B.idata = b0000_1111”;C.idata = XABD. idata = B21”;52. 在VHDL语言中，以下对时钟边沿检测描述中，错误的选项是 D 。A.if clkevent and clk = 1 thenB.if falling_edge(clk) thenC.if clkevent and clk = 0 thenD.if clkstable and not clk = 1

14、 then53. 下面对利用原理图输入设计方法进展数字电路系统设计的描述中，那一种说法是不正确的。A.原理图输入设计方法直观便捷，但不适合完成较大规模的电路系统设计；B.原理图输入设计方法一般是一种自底向上的设计方法；C.原理图输入设计方法无法对电路进展功能描述；D.原理图输入设计方法也可进展层次化设计。54. 在一个VHDL设计中idata是一个信号，数据类型为integer，数据X围0 to 127，下面哪个赋值语句是正确的。 C 。A.idata := 32;B.idata = 16#A0#;C.idata set project to current file B. assignpin

15、/location chipC. nodeenter node from SNFD. filecreate default symbol61. 在EDA工具中，能将硬件描述语言转换为硬件电路的重要工具软件称为 D 。 A.仿真器B.综合器C.适配器D.下载器62. VHDL文本编辑中编译时出现如下的报错信息Error: Cant open VHDL“WORK 其错误原因是 B 。A.错将设计文件的后缀写成.tdf，而非.vhd 。B. 错将设计文件存入了根目录，并将其设定成工程。C. 设计文件的文件名与实体名不一致。D.程序中缺少关键词。63. 在VHDL的CASE语句中，条件句中的“=不是操

16、作符号，它只相当与 B 作用。A. IFB. THENC. ANDD. OR64. 下面哪一条命令是MAXPLUSII软件中引脚锁定的命令 C 。Afileset project to current fileBnodeenter node from SNFCassignpin/location chipD filecreate default symbol65. 以下关于信号的说法不正确的选项是 C 。A .信号相当于器件内部的一个数据暂存节点。B. 信号的端口模式不必定义，它的数据既可以流进，也可以流出。C. 在同一进程中，对一个信号屡次赋值，其结果只有第一次赋值起作用。D. 信号在整个构

17、造体内的任何地方都能适用。66. 下面哪一个可以用作VHDL中的合法的实体名 D 。A. ORB.VARIABLE C. SIGNALD. OUT167. VHDL文本编辑中编译时出现如下的报错信息Error:Line1,File e:muxfilemux21.tdf: TDF syntax error 其错误原因是 A 。A.错将设计文件的后缀写成.tdf 而非.vhd 。B. 错将设计文件存入了根目录，并将其设定成工程。C. 设计文件的文件名与实体名不一致。D.程序中缺少关键词。68. 以下关于变量的说法正确的选项是 A 。A. 变量是一个局部量，它只能在进程和子程序中使用。B. 变量的赋

18、值不是立即发生的，它需要有一个延时。C.在进程的敏感信号表中，既可以使用信号，也可以使用变量。D. 变量赋值的一般表达式为：目标变量名NULL；语句。C.CASE语句中的选择值只能出现一次，且不允许有一样的选择值的条件语句出现 。D. CASE语句执行必须选中，且只能选中所列条件语句中的一条。70. VHDL中,为目标变量赋值符号是 D 。A. =:B. =C. =D.:=71. 在VHDL中,可以用语句 D 表示检测clock下降沿。A. clock event B. clock event and clock=1 C. clock=0 D. clock event and clock=07

19、2.在VHDL的FOR_LOOP语句中的循环变量是一个临时变量，属于LOOP语句的局部量， B 事先声明。 A. 必须B. 不必C. 其类型要D.其属性要73. 在VHDL中，语句FOR I IN 0 TO 7 LOOP 定义循环次数为 A 次。A. 8B. 7C. 0D.174. 在VHDL中，PROCESS构造内部是由 B 语句组成的。A. 顺序B. 顺序和并行C. 并行D.任何75. 执行MAX+PLUSII的 C 命令，可以对设计的电路进展仿真。A.Creat Default SymbolB.pilerC.SimulatorD.Programmer76. 在VHDL中，PROCESS本

20、身是 C 语句。A. 顺序B.顺序和并行C.并行D.任何77. 下面哪一个是VHDL中的波形编辑文件的后缀名 B 。A. gdfB. scfC. sys D.tdf78. 在元件例化语句中，用 D 符号实现名称映射，将例化元件端口声明语句中的信号与PORT MAP中的信号名关联起来。A. =B. :=C. 79.在VHDL中，含WAIT语句的进程PROCESS的括弧中 B再加敏感信号，否那么那么是非法的。A. 可以B.不能C. 必须D. 有时可以80.在MAX+PLUSII集成环境下为图形文件产生一个元件符号的主要作用是 D 。 A. 综合B. 编译C. 仿真D.被高层次电路设计调用81.在M

21、AX+PLUSII工具软件中，完成网表提取、数据库建立、逻辑综合、逻辑分割、适配、延时网表提取和编程文件汇编等操作，并检查设计文件是否正确的过程称为。A. 编辑B. 编译C. 综合D. 编程82. VHDL文本编辑中编译时出现如下的报错信息Error: VHDL Design File “mux21” must contain an entity of the same name 其错误原因是 C 。A.错将设计文件的后缀写成.tdf 而非.vhd 。B. 错将设计文件存入了根目录，并将其设定成工程。 C. 设计文件的文件名与实体名不一致。 D.程序中缺少关键词。83. 执行以下语句后Q的值等

22、于 D 。SIGNAL E: STD_LOGIC_VECTOR (2 TO 5);SIGNAL Q: STD_LOGIC_VECTOR (9 DOWNTO 2);E0, 4=0, OTHERS=1);QE (2), 4=E (3), 5=1, 7=E (5), OTHERS=E (4);A “11011011” B. “00110100” C. “11011001” D. “00101100”84. 综合是EDA设计流程的关键步骤，综合就是把抽象设计层次中的一种表示转化成另一种表示的过程；在下面对综合的描述中，是错误的。A. 综合就是将电路的高级语言转化成低级的，可与FPGA / CPLD的根

23、本构造相映射的网表文件； B. 为实现系统的速度、面积、性能的要求，需要对综合加以约束，称为综合约束；C. 综合可理解为，将软件描述与给定的硬件构造用电路网表文件表示的映射过程，并且这种映射关系不是唯一的。 D.综合是纯软件的转换过程，与器件硬件构造无关；85. 关于VHDL中的数字，请找出以下数字中数值最小的一个： A. 2#1111_1110#B. 8#276# C. 10#170#D. 16#E#E186. 以下对于进程PROCESS的说法，正确的选项是： C 。A. 进程之间可以通过变量进展通信 B. 进程内部由一组并行语句来描述进程功能C. 进程语句本身是并行语句 D.一个进程可以同

24、时描述多个时钟信号的同步时序逻辑87. 进程中的信号赋值语句，其信号更新是。A.按顺序完成； B.比变量更快完成；C.在进程的最后完成； D.以上都不对。88关于VHDL中的数字，请找出以下数字中最大的一个：。A2#1111_1110# B.8#276# C. 0#170# D.6#E#E189VHDL语言是一种构造化设计语言；一个设计实体电路模块包括实体与构造体两局部，构造体描述。A器件外部特性； B器件的内部功能；C器件的综合约束；C 器件外部特性与内部功能。90以下标识符中， B 是不合法的标识符。A. State0B. 9moonC. Not_Ack_0D. signal91在VHDL

25、中，IF语句中至少应有1个条件句，条件句必须由表达式构成。A. BITB. STD_LOGICC. BOOLEAND. INTEGER92. 在VHDL中 D 不能将信息带出对它定义的当前设计单元。A. 信号B. 常量C. 数据D. 变量93.在VHDL中，为定义的信号赋初值，应该使用_D_ 符号。A. =：B. =C. :=D. =94.在VHDL中，一个设计实体可以拥有一个或多个 D A. 设计实体B. 构造体 C. 输入 D. 输出95. 执行以下语句后Q的值等于 A 。SIGNAL E: STD_LOGIC_VECTOR (2 TO 5);SIGNAL Q: STD_LOGIC_VEC

26、TOR (9 DOWNTO 2);E1, 4=1, OTHERS=0);QE (2), 4=E (3), 5=1, 7=E (5), OTHERS=E (4); A “11011011” B. “00110100” C. “11011001” D. “00101100”96. 在VHDL的IEEE标准库中，预定义的标准逻辑位STD_LOGIC的数据类型中是用 表示的。 A小写字母和数字 B.大写字母数字 C.大或小写字母和数字 D. 全部是数字 97. 执行MAX+PLUSII的 A 命令，可以为设计电路建立一个元件符号。Acreate default symbol B.simulator C

27、. piler D. timing analyzer 98. 在VHDL中，条件信号赋值语句WHEN_ELSE属于语句。A并行和顺序 B.顺序 C. 并行 D. 不存在的 99. 在VHDL的IEEE标准库中，预定义的标准逻辑数据STD_LOGIC有 C 种逻辑值。A2 B.3 C. 9D. 8 100.一个能为VHDL综合器承受，并能作为一个独立的设计单元的完整的VHDL程序成为。A设计输入 B.设计输出 C. 设计实体 D. 设计构造 二、填空题1EDA设计流程包括设计输入、设计实现、实际设计检验和下载编程四个步骤。2EDA设计输入主要包括图形输入、HDL文本输入和状态机输入。3时序仿真是

28、在设计输入完成之后，选择具体器件并完成布局、布线之后进展的时序关系仿真,因此又称为功能仿真。4VHDL的数据对象包括变量、常量和信号，它们是用来存放各种类型数据的容器。5图形文件设计完毕后一定要通过仿真，检查设计文件是否正确。6以EDA方式设计实现的电路设计文件，最终可以编程下到FPGA和CPLD 芯片中，完成硬件设计和验证。7MAX+PLUS的文本文件类型是后缀名.VHD。8在PC上利用VHDL进展工程设计，不允许在根目录下进展，必须在根目录为设计建立一个工程目录。9VHDL源程序的文件名应与实体名一样，否那么无法通过编译。三、名词解释题:本大题共3题，每题3分，共计9分1. ASIC专用集

29、成电路2. FPGA现场可编程门阵列3. CPLD复杂可编程逻辑器件4. EDA电子设计自动化5. IP知识产权核6. SOC单芯片系统7. VHDL和FPGA: 超高速硬件描述语言 现场可编程门阵列四、VHDL程序填空1. 下面程序是1位十进制计数器的VHDL描述，试补充完整。LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;USE IEEE.STD_LOGIC_UNSIGNED.ALL;ENTITY T10 ISPORT ( CLK : IN STD_LOGIC ;Q : OUT STD_LOGIC_VECTOR(3 DOWNTO 0) ;END T10;A

30、RCHITECTURE bhv OF T10 ISSIGNAL Q1 : STD_LOGIC_VECTOR(3 DOWNTO 0);BEGINPROCESS (CLK) BEGINIF CLKEVENT AND CLK = 1 THEN- 边沿检测IF Q1 10 THENQ1 0);- 置零ELSEQ1 = Q1 + 1 ;- 加1END IF;END IF;END PROCESS ;Q = Q1;END bhv;2. 下面是一个多路选择器的VHDL描述，试补充完整。LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;ENTITY bmux ISPORT (se

31、l : IN STD_LOGIC;A,B : IN STD_LOGIC_VECTOR(7 DOWNTO 0);Y: OUT STD_LOGIC_VECTOR(7 DOWNTO 0) ;END bmux;ARCHITECTURE bhv OF bmux ISBEGINy = A when sel = 1 ELSEB;END bhv;三、VHDL程序改错仔细阅读以下程序，答复以下问题LIBRARY IEEE;- 1USE IEEE.STD_LOGIC_1164.ALL;- 2ENTITY LED7SEG IS- 3PORT (A: IN STD_LOGIC_VECTOR(3 DOWNTO 0);-

32、 4CLK: IN STD_LOGIC;- 5LED7S: OUT STD_LOGIC_VECTOR(6 DOWNTO 0);- 6END LED7SEG;- 7ARCHITECTURE one OF LED7SEG IS- 8SIGNAL TMP : STD_LOGIC;- 9BEGIN- 10SYNC : PROCESS(CLK, A)- 11BEGIN- 12IF CLKEVENT AND CLK = 1 THEN- 13TMP LED7S LED7S LED7S LED7S LED7S LED7S LED7S LED7S LED7S LED7S LED7S = 0000000;五、阅读

33、以下VHDL程序，画出原理图RTL级LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;ENTITY HAD ISPORT (a : IN STD_LOGIC;b : IN STD_LOGIC;c : OUT STD_LOGIC;d : OUT STD_LOGIC);END ENTITY HAD;ARCHITECTURE fh1 OF HAD ISBEGINc = NOT(a NAND b);d 0);ELSIF CLK = 1 AND CLKEVENT THENIF LOAD = 1 THEN Q1 := DATA;ELSEIF EN = 1 THENQ1 :=

34、 Q1 + 1;END IF;END IF; END IF;Q = Q1;END PROCESS;END ONE;2. 看下面原理图，写出相应VHDL描述LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;ENTITY TRI_STATE ISPORT (E, A : IN STD_LOGIC;Y : INOUT STD_LOGIC;B : OUT STD_LOGIC);END TRI_STATE;ARCHITECTURE BEHAV OF TRI_STATE ISBEGINPROCESS (E, A, Y)BEGINIF E = 0 THENB = Y;Y = Z;ELSEB = Z;Y = A;END IF;END PROCESS;END BEHAV;七、综合题以下图是一个A/D采集系统的局部，要求设计其中的FPGA采集控制模块，该模块由三个局部构成：控制器Control、地址计数器addrt、内嵌双口RAMadram。控制器control是一个状态机，完成AD574的控制，和adram的写入操作。Adram是一个LPM_RAM_DP单元，在