基于VHDL的多功能数字钟设计报告.doc

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1、. .基于VHDL的多功能数字钟设计报告021215班卫时章02121451一、设计要求1、具有以二十四小时制计时、显示、整点报时、时间设置和闹钟的功能。2、设计精度要求为1秒。二、设计环境：Quartus II 三、系统功能描述1、系统输入：时钟信号clk采用50MHz；系统状态及较时、定时转换的控制信号为k、set，校时复位信号为reset，均由按键信号产生。2、系统输出：LED显示输出；蜂鸣器声音信号输出。3、多功能数字电子钟系统功能的具体描述如下：一计时：正常工作状态下，每日按24h计时制计时并显示，蜂鸣器无声，逢整点报时。二校时：在计时显示状态下，按下“k键，进入“小时待校准状态，假

2、设此时按下“set键，小时开场校准；之后按下“k键那么进入“分待校准状态；继续按下“k键那么进入“秒待复零状态；再次按下“k键数码管显示闹钟时间，并进入闹钟“小时待校准状态；再次按下“k键那么进入闹钟“分待校准状态；假设再按下“k键恢复到正常计时显示状态。假设校时过程中按下“reset键，那么系统恢复到正常计数状态。1“小时校准状态：在“小时校准状态下，显示“小时的数码管以2Hz闪烁，并按下“set键时以2Hz的频率递增计数。2“分校准状态：在“分校准状态下，显示“分的数码管以2Hz闪烁，并按下“set键时以2Hz的频率递增计数。3“秒校准状态：在“秒复零状态下，显示“秒的数码管以2Hz闪烁，

3、并以1Hz的频率递增计数。4闹钟“小时校准状态：在闹钟“小时校准状态下，显示“小时的数码管以2Hz闪烁，并按下“set键时以2Hz的频率递增计数。5闹钟“分校准状态：在闹钟“分校准状态下，显示“分的数码管以2Hz闪烁，并按下“set键时以2Hz的频率递增计数。三整点报时：蜂鸣器在“59分钟的第“51、“53、“55、“57秒发频率为500Hz的低音，在“59分钟的第“59秒发频率为1000Hz的高音，完毕时为整点。四显示：采用扫描显示方式驱动4个LED数码管显示小时、分，秒由两组led灯以4位BCD 码显示。五闹钟：闹钟定时时间到，蜂鸣器发出频率为1000Hz的高音，持续时间为60秒。四、各个

4、模块分析说明1、分频器模块(freq.vhd)1模块说明：输入一个频率为50MHz的CLK，利用计数器分出1KHz的q1KHz，500Hz的q500Hz，2Hz的q2Hz和1Hz的q1Hz。（2） 源程序：library ieee; use ieee.std_logic_1164.all; use ieee.std_logic_unsigned.all;entity freq is port (CLK: in std_logic ; -输入时钟信号 q1KHz: buffer std_logic; q500Hz: buffer std_logic; q2Hz: buffer std_logic

5、; q1Hz: out std_logic);end freq; architecture bhv of freq is beginP1KHZ:process(CLK)variable cout:integer:=0;begin if CLKevent and CLK=1 then cout:=cout+1; -每来个时钟上升沿时cout开场计数if cout=25000 then q1KHz=0; -当cout=25000时，q1KHz输出“0 elsif cout50000 then q1KHz=1; -当25000cout=50000时，q1KHz else cout:=0; -输出“1

6、，完成1KHz频率输出end if; end if; end process;P500HZ:process(q1KHz) -q1KHz作为输入信号，分出q500Hzvariable cout:integer:=0;beginif q1KHzevent and q1KHz=1 thencout:=cout+1;if cout=1 then q500Hz=0; -二分频 elsif cout=2 then cout:=0;q500Hz=1;end if; end if; end process;P2HZ:process(q500Hz)variable cout:integer:=0;beginif

7、 q500Hzevent and q500Hz=1 thencout:=cout+1;if cout=125 then q2Hz=0; elsif cout250 then q2Hz=1; else cout:=0;end if; end if; end process;P1HZ:process(q2Hz)variable cout:integer:=0;beginif q2Hzevent and q2Hz=1 thencout:=cout+1;if cout=1 then q1Hz=0; elsif cout=2 then cout:=0;q1Hz=1;end if; end if; end

8、 process;end bhv;3模块图:2、控制器模块(contral.vhd)1模块说明：输入端口k，set键来控制6个状态，这六个状态分别是：显示计时时间状态，调计时的时、分、秒的3个状态，调闹铃的时、分的3个状态，reset键是复位键，用来回到显示计时时间的状态。（2） 波形仿真图：（3） 模块图：3、 二选一模块(mux21a.vhd)1源程序：library ieee; use ieee.std_logic_1164.all; use ieee.std_logic_unsigned.all;entity mux21a isport(a,b,s:in bit; y:out bit)

9、;end entity mux21a;architecture one of mux21a isbegin process(a,b,s)beginif s=0 then y=a; -假设s=0,y输出a,反之输出b。else y=b;end if;end process;end architecture one;2仿真波形图：（3） 模块图：4、 计时模块a. 秒计时(second.vhd)1仿真波形图：2模块图：b.分计时(minute.vhd)1仿真波形图：2模块图：c.小时计时(hour.vhd)1仿真波形图:2模块图：d.闹钟分计时(tm60b.vhd)1仿真波形图：2模块图：e.闹钟

10、小时计时(th24b.vhd)1仿真波形图：2模块图:5、闹钟比拟模块(pare.vhd)1模块说明：比拟正常计数时间与闹钟定时时间是否相等，假设相等，pout输出“1，反之输出“0。2仿真波形图：3模块图:6、报时模块(bell.vhd)1模块说明：该模块既实现了整点报时的功能，又实现了闹铃的功能，蜂鸣器通过所选频率的不同，而发出不同的声音。2仿真波形图：3模块图：7、控制显示模块(show_con.vhd)1模块说明：该模块实现了数码管既可以显示正常时间，又可以显示闹钟时间的功能；调时过程的定时闪烁功能也在此模块中真正实现。2源程序：library ieee;use ieee.std_lo

11、gic_1164.all;use ieee.std_logic_unsigned.all;entity show_con is port(th1,tm1,ts1:in std_logic_vector(7 downto 4); th0,tm0,ts0:in std_logic_vector(3 downto 0); bh1,bm1:in std_logic_vector(7 downto 4); bh0,bm0:in std_logic_vector(3 downto 0); sec1,min1,h1: out std_logic_vector(7 downto 4); sec0,min0,h

12、0: out std_logic_vector(3 downto 0); q2Hz,flashs,flashh,flashm,sel_show:in std_logic);end show_con;architecture rtl of show_con isbeginprocess(th1,tm1,ts1,th0,tm0,ts0,bh1,bm1,bh0,bm0,q2Hz,flashs,flashh,flashm,sel_show) begin if sel_show=0then if ( flashh=1and q2Hz=1)then h1=1111;h0=1111; -显示小时数码管以2H

13、z闪烁 min1=tm1;min0=tm0; sec1=ts1;sec0=ts0; elsif (flashm=1and q2Hz=1)then h1=th1;h0=th0; min1=1111;min0=1111; sec1=ts1;sec0=ts0; elsif (flashs=1and q2Hz=1)then h1=th1;h0=th0; min1=tm1;min0=tm0; sec1=1111;sec0=1111; else h1=th1;h0=th0; min1=tm1;min0=tm0; sec1=ts1;sec0=ts0; end if; elsif sel_show=1then

14、-假设sel_show为“1，数码管显示闹钟时间 if(flashh=1 and q2Hz=1)thenh1=1111;h0=1111; min1=bm1;min0=bm0; sec1=0000;sec0=0000;elsif ( flashm=1 and q2Hz=1)then h1=bh1;h0=bh0; min1=1111;min0=1111; sec1=0000;sec0=0000; else h1=bh1;h0=bh0; min1=bm1;min0=bm0; sec1=0000;sec0=0000; end if ; end if; end process;end rtl;3模块图：

15、8、动态扫描显示模块(scan_led.vhd)1模块说明：由4组输入信号和输出信号进而实现了时钟时、分的动态显示。2源程序：library ieee;use ieee.std_logic_1164.all;use ieee.std_logic_unsigned.all;entity scan_led isport(clk1:in std_logic;h0:in std_logic_vector(3 downto 0); h1:in std_logic_vector(7 downto 4);min0:in std_logic_vector(3 downto 0); min1:in std_lo

16、gic_vector(7 downto 4); ML:out std_logic_vector(7 downto 0); MH:out std_logic_vector(7 downto 0); HL:out std_logic_vector(7 downto 0); HH:out std_logic_vector(7 downto 0) );end scan_led;architecture one of scan_led issignalt4:std_logic_vector(1 downto 0);signal a: std_logic_vector(3 downto 0) ;begin

17、p1:process(clk1)begin if clk1event and clk1 =1 then t4=t4+1; ift4=3 then t4case min0 is when 0000=MLMLMLMLMLMLMLMLMLMLNULL; end case;when 01=case min1 is when 0000=MHMHMHMHMHMHMHMHMHMHNULL; end case;when 10=case h0 is when 0000=HLHLHLHLHLHLHLHLHLHLNULL; end case;when 11=case h1 is when 0000=HHHHHHHH

18、HHHHHHHHHHHHNULL; end case;when others =null;end case;end process p2;end one;（3） 模块图：五、 端口设定k：button2 ，set：button1 ，reset：button0 ；Bell：SW1 用于开关蜂鸣器；六、顶层电路图七、 心得体会此次的数字钟设计重在于按键的控制和各个模块代码的编写，虽然能把键盘接口和各个模块的代码编写出来，并能正常显示，但对于各个模块的优化设计还有一定的缺陷和缺乏，比方对按键消抖等细节处并未作出优化。经过此次数字钟的设计，我确实从中学到很多的东西。首先，通过VHDL硬件语言的学习，我

19、充分认识到了功能模块如何用语言实现，让我初步了解到了一个数字电路用硬件语言设计的方式和设计思想。其次，也让我深深地体会到实践的重要性，起初我学VHDL语言的时候，只是学得书本上的知识，经过这次课程设计，通过对模块的语言实现，对于VHDL语言我有了更深的认识。而且在程序错误的发现和改正的过程中，我得到了更多的收获，也确实让我进步了不少。再次，当我遇到一些问题的时候，请教教师，和同学们一起讨论，令我受益颇多！最后，这个多功能数字电子钟是自我创造与吸取借鉴共同作用的产物，是自我努力的结果。这让我对数字电路的设计充满了信心。虽然课程设计已经完毕，但这并不代表着我已经真正掌握了VHDL语言，仍需继续学习！. .word.