FPGA数字滤波器设计方案与实现 .docx

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1、精品名师归纳总结封面可编辑资料 - - - 欢迎下载精品名师归纳总结作者： PanHongliang仅供个人学习基于FPGA的数字滤波器的设计与实现可编辑资料 - - - 欢迎下载精品名师归纳总结来源：现代电子技术作者：齐海兵刘雄飞等在信息信号处理过程中，如对信号的过滤、检测、推测等，都要使用到滤波器，数字滤波器是数字信号处理中使用最广泛的一种方法，常用的数字滤波器有无限长单位脉冲响应（IIR ）滤波器和有限长单位脉冲响应（ FIR）滤波器两种 1 。对于应用设计者，由于开发速度和效率的要求很高，短期内不行能全面明白数字滤波器相关的优化技术，需要花费很大的精力才能使设计出的滤波器在速度、资源利

2、用、性能上趋于较优。而接受调试好的IP 核需要向 Altera公司购买。本文接受了一种基于 DSP Builder的 FPGA设计方法，以一个低通的 16 阶 FIR 滤波器的实现为例，通过生成的滤波器顶层模块文件与A/D 模块文件设计，在联星科技的NC-EDA-2000C试验箱上验证了利用该方法设计的数字滤波器电路工作正确牢靠，能中意设计要求。1、FIR 滤波器的参数设计1.1 设计要求数字滤波器实际上是一个接受有限精度算法实现的线性非时变离散系统，它的设计步骤为先依据需要确定其性能指标，设计一个系可编辑资料 - - - 欢迎下载精品名师归纳总结统函数 H（ z）靠近所需要的技术指标，最终接

3、受有限精度算法实现。本系统的设计指标为：设计一个16 阶的低通 FIR 滤波器，对模拟信号的采样频率 Fs 为 48KHz，要求信号的截止频率 Fc=10.8kHz，输入序列为宽为 9 位（最宽位为符号位）。1.2 FIR滤波器的参数选取设计频率选择性数字滤波器时，通常期望能有近似恒定的频响幅度，并尽量减小通带内的相位失真，斜率为整数的线性相位对应于时域中简洁的延时，他在频域中可将相位失真降低到最小的程度2 ， 用 Matlab 供应的滤波器设计的特的工具箱 -FDAtool仿真设计滤波器，中意要求的 FIR 滤波器幅频特性，如图 1 所示。2、数字滤波器的 DSP Builder设计2.1

4、DSP Builder介绍DSP Builer是 Altera推出的一个数字信号处理（ DSP）开发工具，他在 Quartus II FPGA设计环境中集成了 Mathworks 的 Matlab 和Simulink DSP 开发软件 3 。对 DSP Builder而言，包括 DSP系统的建模，系统级仿真、设计模型向VHDL硬件描述语言代码的转换、可编辑资料 - - - 欢迎下载精品名师归纳总结RTL（Register Transfer Level，规律综合）级功能仿真测试、编译适配和布局布线、时序实时仿真直至对DSP目标器件的编程配置，整个开发流程几乎可以在顶层的开发工具Matlab/Si

5、mulink同一环境中完成。2.2 FIR滤波器算法模型建立依据 FIR 滤波器原理，可以利用 FPGA来实现 FIR 滤波电路， DSP Builder设计流程的第一步是在 Matlab/Simulink中进行设计输入，即 Matlab 的 Simulink 环境中建立一个 MDL模型文件，用图形方式调用 Altera DSP Builder 和其他的 Simulink 库中的图形模块，构成系统级或算法级设计框图（或称Simulink建模）。2.3 基于 DSP Builder的系统级仿真输入信号接受频率分别为 f1=8KHz 和 f2=16KHz 的两个正弦信号进行叠加，其中的仿真波形如图

6、 2 所示，从 FIR 滤波电路的仿真结果看可编辑资料 - - - 欢迎下载精品名师归纳总结出，输入信号通过滤波器后输出基本上变成单频率的正弦信号，至此完成了模型仿真。3、基于 FPGA的数字滤波器的实现3.1 运用 Modelsim 进行功能仿真在 DSP Builder中进行的仿真是属于系统验证性质的，是对MDL文件进行的仿真，并没有对生成的VHDL代码进行过仿真。事实上，生成 VHDL描述是 RTL级的，是针对具体的硬件结构的，这两者之间有可能存在软件懂得上的差异，转换后的VHDL代码实现可能与 MDL模型描述的情形不完全相符，这就需要针对生成的RTL级 VHDL代码进行功能仿真。我们利

7、用 Modelsim 来对生成的 VHDL代码进行功能仿真。设置输入输出信号均为模拟形式，显现如图3 所示的仿真波形，可以看到这与 Simulink里的仿真结果基本一样。即可在Quartus II环境下的硬件设计 4 。可编辑资料 - - - 欢迎下载精品名师归纳总结3.2 在 FPGA器件中实现 FIR 滤波器用 FPGA实现的数字滤波器处理的是数字信号，在实际应用中，第一就要用 A/D 转化器对模拟信号进行采样与量化。传统的方法多数是用 CPU或单片机完成的，缺点是把握周期长，速度慢。而利用同步时序状态机来把握 A/D 采样是一种既简洁牢靠，又能显著提高采样周期的行之有效的方法。在 Qua

8、rtus II 环境通过 VHDL语言按要求设计该状态机并转换为.bsf 文件。打开 DSP Builder 建立的 Quartus II 工程文件 fir.qpf 及fir.vhd并转换为相应的 .bsf文件，由此可以得到对应设计的模块， 如图 4 所示，调用这两个模块建立新的顶层原理图文件，在软件环境里通过时序仿真，指定器件管脚、进行编译、最终下载到试验箱的EP1K10TC100-3器件中。4、结语可编辑资料 - - - 欢迎下载精品名师归纳总结用信号发生器产生所要求的两个不同频率的正弦信号，就可以示波器上看到滤波以后的结果，需要设计不同的滤波电路时，仅修改滤波器模型文件就可以实现。可见在

9、利用FPGA进行数字滤波器的开发时，接受 DSP Builder作为设计工具能快捷、牢靠的设计有用滤波系统。版权申明本文部分内容，包括文字、图片、以及设计等在网上搜集整理。版权为潘宏亮个人全部This article includes some parts, including text, pictures, and design. Copyright is Pan Hongliangs personal ownership.用户可将本文的内容或服务用于个人学习、争论或观看，以及其他非商业性或非盈利性用途，但同时应遵守著作权法及其他相关法律的规定，不得侵害本网站及相关权益人的合法权益。除此以

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