EDA课程设计分析方案书抢答器 .docx

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1、精品名师归纳总结封面可编辑资料 - - - 欢迎下载精品名师归纳总结作者： PanHongliang仅供个人学习目录可编辑资料 - - - 欢迎下载精品名师归纳总结第一章 EDA技术简介2其次章 抢答器的设计要求2第三章 抢答器的设计分析3第四章 抢答器的抢答鉴别模块44.1 抢答鉴别的功能44.2 抢答鉴别模块的源程序44.3 抢答鉴别模块的时序仿真图7第五章 抢答器的计时模块85.1 计时模块的功能85.2 计时模块的源程序85.3 计时模块的时序仿真图11第六章 抢答器的计分模块126.1 计分模块的功能126.2 计分模块的源程序126.3 计分模块的时序仿真图15第七章 抢答器的译码

2、显示模块167.1 译码显示模块的功能167.2 译码显示模块的源程序167.3 译码显示模块的时序仿真图17第八章 抢答器的其他功能模块188.1 其他功能模块的具体信息18第九章 抢答器的顶层原理图设计199.1 顶层原理图的源文件209.2 顶层设计的时序仿真图21第十章 抢答器的硬件测试2210.1 抢答器的引脚绑定2210.2 抢答器的测试结果22第十一章 课程设计的总结23参考文献23可编辑资料 - - - 欢迎下载精品名师归纳总结第一章 EDA 技术简介随着电子技术和运算机技术的飞速进展，电子线路的设计工作也日益显得重要。经过人工设计、制作试验板、调试再修改的多次循环才定型的传统

3、产品设计方法必定被运算机帮忙设计所取代，由于这种费时费劲又费资源的设计调试方法既增加了产品开发的成本，又受到试验工作场的及仪器设备的限制。为了克服上述困难，加拿大Interactive Image Technologies公司推出的基于 Windows 9598NT 操作系统的 EDA 软件（ Electronics Workbench可编辑资料 - - - 欢迎下载精品名师归纳总结“电子工作台”， EWB）。他可以将不同类型的电路组合成混合电路进行仿真。 EWB 是用在运算机上作为电子线路设计模拟和仿真的新的软件包， 是一个具有很高有用价值的运算机帮忙设计工具。目前已在电子工程设计等领域得到

4、了广泛的应用。与目前流行的电路仿真软件相比较，EWB 具有界面直观、操作便利等优点。他转变了有些电路仿真软件输入电路接受文本方式的不便之处，该软件在创建电路、选用元器件的测试仪器等均可以直接从屏幕图形中选取，而且测试仪器的图形与实物外形基本相像，从而大大提高了电子设计工作的效率。此外，从另一角度来看，随着运算机技术和集成电路技术的进展，现代电子与电工设计，已经步入了电子设计自动化（EDA ）的时代，接受虚拟仿真的手段对电子产品进行前期工作的调试，已成为一种进展的必定趋势。通过对实际电子线路的仿真分析，从而提高对电路的分析、设计和创新才能。其次章 抢答器的设计要求在许多竞赛活动中，为了精确、公正

5、、直观的判定出第一抢答者，通常设置一台抢答器，通过数显、灯光及音响等多种手段指示出第一抢答 者。同时，仍可以设置计分、犯规及奖惩计录等多种功能。本设计的具体要求是：(1) 设计制作一个可容纳四组参赛者的数字智力抢答器，每组设置一个抢答按钮供抢答者使用。(2) 电路具有第一抢答信号的鉴别和锁存功能。(3) 系统具有计分电路。(4) 系统具有犯规电路。系统设计方案：系统的输入信号有：各组的抢答按钮A、B、C、D， 系统清零信号 CLR，系统时钟信号 CLK ，计分复位端RST，加分按钮端ADD ，计时预置把握端 LDN ，计时使能端 EN，计时预置数据调整按钮可以用如 TA、TB 表示。系统的输出

6、信号有：四个组抢答成功与否的指示灯把握信号输出口可用如LEDA 、LEDB 、LEDC 、LEDD 表示，四个组抢答时的计时数码显示把握信号如干，抢答成功组别显示的把握信号如干，各组计分动态显示的把握信号如干。整个系统至少有三个主要模块：抢答鉴别模块。抢答计时模块。抢答计分模块，其他功能模块（犯规警告模块， 输出显示模块）。第三章 抢答器的设计分析可编辑资料 - - - 欢迎下载精品名师归纳总结依据要求，我们可以将整个系统分为四个主要模块：抢答鉴别模块。 抢答计时模块。抢答计分模块。译码显示模块。对于需显示的信息，需要增加或外接译码器，进行显示译码。考虑到试验开发平台供应的输出显示资源的限制，

7、我们将组别显示和计时显示的译码器内设，而将各组的计分显示的译码器外接。整个系统的大致组成框图如图 2.1 所示。可编辑资料 - - - 欢迎下载精品名师归纳总结图 2.1第四章 抢答器的抢答鉴别模块可编辑资料 - - - 欢迎下载精品名师归纳总结4.1 抢答鉴别模块的功能抢答队伍共分为四组A,B,C,D 。当主持人按下 START 键后，四组队伍才可以按抢答键抢答。抢答成功后表示该组的指示灯见亮起，但在主持人未按下 START 键之前，全部的抢答键按下均是无效的。当任意一个组抢答成功后，其余的组按抢答键无效。抢答键为A,B,C,D 四个键。4.2 抢答鉴别模块的源程序library ieee。

8、use ieee.std_logic_1164.all。entity jb isportsta:in std_logic。 rst:in std_logic。a,b,c,d:in std_logic。a1,b1,c1,d1:out std_logic。states: out std_logic_vector3 downto 0。start: out std_logic。end entity jb。architecture art of jb isconstant w1: std_logic_vector:=0001。constant w2: std_logic_vector:=0010。con

9、stant w3: std_logic_vector:=0100。constant w4: std_logic_vector:=1000。signal sinor: std_logic。signal nsinor: std_logic。signal s_start: std_logic。可编辑资料 - - - 欢迎下载精品名师归纳总结beginsinor=a or b or c or d。nsinor=nota or b or c or d。start=s_start。processsta,nsinor isbeginif sta=1 then s_start=1。elsifnsinoreve

10、nt and nsinor=1thens_start=0。end if。end process。processrst,sta,sinor,nsinor is beginifrst=1 or sta=1 or nsinor=1thena1=0。b1=0 。c1=0 。d1=0 。elsifsinorevent and sinor=1then ifs_start=1thenifa=1thena1=1。b1=0 。c1=0 。d1=0 。elsifb=1thena1=0。b1=1 。c1=0 。d1=0 。elsifc=1thena1=0。b1=0 。c1=1 。d1=0 。elsifd=1then

11、a1=0。b1=0 。c1=0 。d1=1 。end if。end if。end if。 end process。processsinor isbegin ifrst=1thenstates=0000。可编辑资料 - - - 欢迎下载精品名师归纳总结elsifsinorevent and sinor=1then ifs_start=1thenifa=1then states=w1。elsifb=1then states=w2。elsifc=1then states=w3。elsifd=1then states=w4。end if。end if。end if。end process。end ar

12、chitecture art。4.3 抢答鉴别模块的时序仿真图图 4.1抢答开头后， A组按下抢答键，抢答成功第五章 抢答器的抢答计时模块5.1 抢答计时模块的功能主持人宣布抢答成功后，按下 EN键，选手开头回答，系统开头计时。TA和 TB键选择计时的时间（ TA：9 秒， TB： 7 秒）5.2 抢答计时模块的源程序library ieee。use ieee.std_logic_1164.all。 use ieee.std_logic_unsigned.all。entity js isportclr,ldn,en,clk:in std_logic。ta,tb:in std_logic。qa:

13、out std_logic_vector3 downto 0。qb:out std_logic_vector3 downto 0。end entity js。可编辑资料 - - - 欢迎下载精品名师归纳总结architecture art of js issignal da: std_logic_vector3 downto 0。signal db: std_logic_vector3 downto 0。beginprocessta,clr is begin ifclr=1thenda=1001。elsiftaevent and ta=1then ifldn=1then ifda=0000th

14、enda=1001。elseda=da-1。end if。end if。end if。end process。processtb,clr is begin ifclr=1thendb=0101。elsiftbevent and tb=1then ifldn=1thenif db=0000then db=1001。elsedb=db-1。end if。end if。end if。end process。processclk isvariable tmpa: std_logic_vector3 downto 0。可编辑资料 - - - 欢迎下载精品名师归纳总结variable tmpb: std_

15、logic_vector3 downto 0。begin ifclr=1thentmpa:=0000。tmpb:=0000。elsif clkevent and clk=1 then if en=1thentmpa:=da。tmpb:=db。elsif tmpa=0000then if tmpb=0000thentmpa:=0000。elsetmpa:=1001。end if。if tmpb=0000then tmpb:=0000。elsetmpb:=tmpb-1。end if。elsetmpa:=tmpa-1。end if。end if。qa=tmpa 。qb=tmpb 。end proce

16、ss。end architecture art。5.3 抢答计时模块的时序仿真图图 5.1按下 EN 开头答题，回答疑题时，选择 TA 模式计时第六章 抢答器的计分模块可编辑资料 - - - 欢迎下载精品名师归纳总结6.1 抢答计分模块的功能主持人确认选手回答正确后，按下ADD 键为选手加分 。6.2 抢答计分模块的源程序library ieee。use ieee.std_logic_1164.a。ll use ieee.std_logic_unsigned.a。ll entity jf isportrst: in std_logic。add: in std_logic。chose: in s

17、td_logic_vector3 downto 0。 aa2,aa1,aa0,bb2,bb1,bb0: out std_logic_vector3 downto 。0 cc2,cc1,cc0,dd2,dd1,dd0: out std_logic_vector3 downto 0。end entity jf。architecture art of jf is begin processrst,add,chose isvariable a2,a1:std_logic_vector3 downto 0。variable b2,b1:std_logic_vector3 downto 0。variabl

18、e c2,c1:std_logic_vector3 downto 0。variable d2,d1:std_logic_vector3 downto 0。beginifrst=1thena2:=0001。a1:=0000。b2:=0001。b1:=0000 。c2:=0001。c1:=0000。d2:=0001。d1:=0000 。elsifaddevent and add=1then if chose=0001thenif a1=1001then a1:=0000。if a2=1001thena2:=0000。else可编辑资料 - - - 欢迎下载精品名师归纳总结a2:=a2+1。end

19、if。elsea1:=a1+1。end if。elsif chose=0010then if b1=1001thenb1:=0000。if b2=1001then b2:=0000。elseb2:=b2+1。end if。elseb1:=b1+1。end if。elsif chose=0100then if c1=1001thenc1:=0000。if c2=1001then c2:=0000。elsec2:=c2+1。end if。elsec1:=c1+1。end if。elsif chose=1000then if d1=1001thend1:=0000。if d2=1001then d2

20、:=0000。elsed2:=d2+1。可编辑资料 - - - 欢迎下载精品名师归纳总结end if。elsed1:=d1+1。end if。end if。end if。aa2=a2。aa1=a1。aa0=0000。bb2=b2。bb1=b1。bb0=0000 。cc2=c2。cc1=c1。cc0=0000。dd2=d2。dd1=d1。dd0out7out7out7out7out7out7out7out7out7out7out7=0000000。end case。 end process。 end architecture。7.3 译码显示模块的时序仿真图图 7.1输入 0001，输出 000

21、0110，在共阴极数码管上显示 1第八章 抢答器的其他功能模块其他功能模块的具体信息犯规功能模块：但主持人未按下START 键时，如有选手按抢答键，系统报警。犯规功能模块的源程序：library ieee。use ieee.std_logic_1164.a。ll entity fg isporta,b,c,d,start:in std_logic。y:out std_logic。end fg。architecture bhv of fg is begin processa,b,c,d,start begin可编辑资料 - - - 欢迎下载精品名师归纳总结if start=0 thenif a

22、or b or c or d=1 then y=1。end if。else y=0。end if。end process。 end architecture。犯规功能模块的时序仿真图：图 8.1B 组提前抢答，报警铃鸣叫示意第九章 抢答器的顶层原理图设计9.1 顶层原理图的源文件可编辑资料 - - - 欢迎下载精品名师归纳总结9.2 顶层原理图的时序仿真图图 9.1可编辑资料 - - - 欢迎下载精品名师归纳总结图 9.2A 组抢答成功，问题回答正确，加分第十章 抢答器的硬件测试10.1 抢答器的引脚绑定由于硬件条件的限制，只测试抢答鉴别功能的检测。试验用的芯片为GWAC3EP1C3TC1采4

23、用4 试验电路模式 6 检测，引脚绑定如下图：可编辑资料 - - - 欢迎下载精品名师归纳总结图 10.1ZB接共阴极数码管， A,B,C,D 接按键 5， 6， 7， 8。10.2 抢答器的测试结果按下 5 键，数码管显示 1，即 A组抢答成功。第十一章 课程设计的总结本次的 EDA课程设计历时三个星期，时间虽短，但通过三个星期的实践，使我对 EDA技术有了更进一步的明白。同时，大致懂得了一个课题制作的具体流程和实施方法。另外，课程设计对Quartus 软件的使用要求较高，从而使我能较为娴熟的运用此软件。在设计时，接受模块化的设计思路使得问题变的简洁明白，大大缩短了时间，降低了发生错误的机侓

24、， 也便于修改和更新。课程设计中，需要找许多资料，在当今的信息化环境中，虽然资料许多，但需要仔细斟酌才能找到所要的。这次的课程设计很好的锤炼了这种才能。此外，与同学和老师的沟通必不行少，我从中也学到了不少东西。课程设计是一次很好的锤炼机会，我从中学的许多学问对将来的学习和工作都有很大的帮忙，特别感谢学校能供应这样一个机会。【1】EDA技术与 VHDL（第 2 版） 潘 松黄继业编著 清华高校出版社 .2007【2】EDA 技术试验与课程设计曹昕燕周凤臣聂春燕编著清华高校出版社 .2006【3】杭州康芯电子有限公司GW48-PK3试验系统说明书 .杭州康芯电子有限公司.2006版权申明本文部分内

25、容，包括文字、图片、以及设计等在网上搜集整理。版权为潘宏亮个人全部This article includes some parts, including text,pictures, and design. Copyright is Pan Hongliangs personalownership.用户可将本文的内容或服务用于个人学习、争论或观看，以及其他非商业性或非盈利性用途，但同时应遵守著作权法及其他相关法律的规定，不得侵害本网站及相关权益人的合法权益。除此以可编辑资料 - - - 欢迎下载精品名师归纳总结外，将本文任何内容或服务用于其他用途时，须征得本人及相关权益人的书面许可，并支付酬劳

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