eda设计CPLD的信号发生器设计 .docx

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1、精品名师归纳总结封面可编辑资料 - - - 欢迎下载精品名师归纳总结作者： PanHongliang仅供个人学习基于 CPLD的信号发生器设计摘要：本文给出了一种接受CPLD 作为主控器的信号发生器设计方案。由于接受EDA 技术进行设计，该方案具有工作速度快，硬件体积小，牢靠性高等优点。可编辑资料 - - - 欢迎下载精品名师归纳总结关键词 ： 信号发生器。 VHDL 。EDA 。CPLD1 引言随着社会的进展，人们对生活的要求也逐步提高，也越来越期望在各个方面都有很大的提高，特殊是在信号方面，信号发生器作为供应测试用电信号的仪器必不行少。传统信号发生器要用模拟器件来实现，后来显现了用数字电路

2、来设计的方案，例如接受单片机 等。 EDA 技术的显现与可编程器件的应用转变了数字电路的设计方法。接受可编程器件进行工程开发具有费用低、开发时间短的特点, 有利于新产品占据市场。本文给出了一种接受CPLD 作为主控部件的信号发生器设计方案，在设计输入时接受VHDL进行描述，再连入外围电路与 CPLD构建起整个系统。2 系统设计2.1 设计要求信号发生器能够产生正弦波、方波、三角波，并可通过开关选择输出波形。2.2 设计思路依据设计要求，智能信号发生器由4 部分组成，既电源模块、时钟信号发生器、主控器、 D/A 转换模块，系统结构如图1 所示。晶体振荡器产生稳固度很高的时钟信号，在时钟信号的作用

3、下，主控器产生频率可变的波形数据信号，经数/ 摸转换电路最终输出所需要的波形。图 1系统结构框图2.3 模块设计2.3.1 主控器设计在主控器内部也共有四个模块，既三角波模块，正弦波模块，方波模块和一个把握模块，通过编程可以分别设计这四个模块。了【】图 3 CPLD 内部把握原理图2.3.1.1 三角波模块三角波模块是在设计时置一变量作为工作状态标志，在此变量全为0 时，当检测到时钟的上升沿时进行加同一个数操作，全为0 时，进行减同一个数操作。由于A/D 转换接受可编辑资料 - - - 欢迎下载精品名师归纳总结12 位的 ADC7545芯片，且设 64 个时钟为一个三角波周期，输出每次加/ 减

4、 8。设计程序如下：LIBRARY IEEE 。USE IEEE.STD_LOGIC_1164.ALL。USE IEEE.STD_LOGIC_UNSIGNED.AL。LENTITYdelta ISPORTclk,reset:IN STD_LOGIC。q:OUT STD_LOGIC_VECTOR7 DOWNTO 0。END delta。ARCHITECTURE behave OF delta IS BEGINPROCESSclk,resetVARIABLE tmp: STD_LOGIC_VECTOR7 DOWNTO 0。VARIABLE a: STD_LOGIC 。BEGINIF reset=

5、0 THEN tmp:=”00000000”。ELSIF clk EVENTAND clk=1 THENIF a= 0 THENIF tmp= ” 11111110” THENtmp:=” 11111111”。a:= 1。ELSEtmp:=tmp+1。-递增运算END IF。ELSEIF tmp=” 00000001” THENtmp:=” 00000000”。a:= 0。ELSE可编辑资料 - - - 欢迎下载精品名师归纳总结tmp:=tmp-1。-递减运算END IF。END IF。END IF。q=tmp。END PROCESS。ENDbehave 。2.3.1.2 正弦波模块正弦波模块

6、是对一个正弦波周期分为64 个采样点，然后量化为8 位 2 进制数据，最大值为 255，最小值为 0，由此得到正弦波表，经D/A 转换得到波形。设计程序为：LIBRARY IEEE 。USEIEEE.STD_LOGIC_1164.ALL 。USEIEEE.STD_LOGIC_UNSIGNED.ALL。 ENTITYsin ISPORTclk,clr:IN STD_LOGIC。d:OUTINTEGERRANGE 0 TO 255。END sin 。ARCHITECTUREbehaveOF sin IS BEGINPROCESSclk,clrVARIABLE tmp: INTEGERRANGE 0

7、 TO 63。BEGINIFclr=0 THEN Ddddddddddddddddddddddddddddddddddddddddddddddddddddddddddddddddd=255 。END CASE。ENDIF。ENDPROCESS。END behave 。2.3.1.3 方波模块方波模块设计是交替送出全0 和全 1，并以 32 个延时实现， 64 个时钟为一个周期。设计程序为：LIBRARY IEEE 。USE IEEE.STD_LOGIC_1164.ALL。ENTITY square ISPORTclk,clr:IN STD_LOGIC。q:OUTINTEGERRANGE 0 T

8、O 255。END square 。ARCHITECTUREbehaveOF square IS SIGNAL a:BIT。BEGINPROCESSclk,clrVARIABLEcnt:INTEGER。BEGINIF clr= 0 THEN a= 0。ELSIF clk EVENTAND clk=1 THENIFcnt63 THENcnt:=cnt+1。ELSECnt:=0 。a=NOT a。可编辑资料 - - - 欢迎下载精品名师归纳总结END IF。END IF。END PROCES。SPROCESSclk,a BEGINIF clk EVENTAND clk=1 THENIFa= 1 T

9、HEN q=255。ELSEq qqqNULL。ENDCASE。ENDPROCESS。ENDbehave。2.3.2 D/A转换模块图 4 D/A转换电路电路中， AD7545将波形数据转换为模拟信号。LF353 进行信号滤波和整形。2.3.3 晶振电路模块图 5晶振电路在此电路中，通过12M的石英晶体和电容及74LS04 来产生 12MHz的频率电路。2.3.4 电源模块图 6 电源原理图在此电路中，220V 电压经变压器到整流桥能产生直流电压，再通过电容滤波，通过7805 和 7905 来产生稳固的 +5V 和-5V 电压。2.4 设计验证图 7 三角波仿真图图 8 正弦波仿真图 9 方波

10、仿真图2.5 印制电路板设计图 10系统原理图图 11 PCB 板图可编辑资料 - - - 欢迎下载精品名师归纳总结图 12 3D 图3 终止语本文介绍了一种基于CPLD的信号器的设计方案，用VHDL语言来设计主控器部分，并用 D/A 转换将数字信号转换成模拟信号用示波器显示出波形。主控器部分接受MAX+PLUSII进行仿真，仿真结果验证了设计的正确性。致谢在作者设计的过程中，指导老师陈卫兵赐予了大力支持，陈老师认真负责的工作态度，严谨的治学精神和深厚的理论水平使作者受益匪浅。在此表示感谢！参考文献1 李国洪，沈明山 . 可编程器件 EDA技术与实践 M.北京：机械工业出版社， 20042 王

11、金明 .Verilog HDL程序设计教程 M.北京：人民邮电出版社， 20043 潘松、黄继业 .EDA 技术有用教程 M.北京：科学出版社，20024 徐惠民 , 安德宁 .数字规律设计与 VHDL描述 M.北京: 机械工业出版社 ,20025 杜建国 . Verilog HDL硬件描述语言 M.北京: 国防工业出版社 , 2004.16 廖裕平，陆瑞强 . 数字电路设计使用MAX+plus IIM.北京：清华高校出版社， 2001Signal Generator Design Based on CPLDName:Liu ZhiyiStudent Number:200440602115 A

12、dvisor:Chen WeibingAbstract: This article gives a signal generator design using CPLD as themain controller. As a result of using EDAtechnique, the design proposal hasmany advantages such as of fastworking speed, small size in hardware, high reliability.Keywords: Signal Generator。 VHDL 。 EDA 。CPLD版权申

13、明本文部分内容，包括文字、图片、以及设计等在网上搜集整理。版权为潘宏亮个人全部This article includes some parts, including text,pictures, and design. Copyright is Pan Hongliangs personal可编辑资料 - - - 欢迎下载精品名师归纳总结ownership.用户可将本文的内容或服务用于个人学习、争论或观看，以及其他非商业性或非盈利性用途，但同时应遵守著作权法及其他相关法律的规定，不得侵害本网站及相关权益人的合法权益。除此以 外，将本文任何内容或服务用于其他用途时，须征得本人及相关权益人的书面许

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