EDA研究设计出租车自动计费系统 .docx
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1、精品名师归纳总结封面可编辑资料 - - - 欢迎下载精品名师归纳总结作者: PanHongliang仅供个人学习课 程 设 计可编辑资料 - - - 欢迎下载精品名师归纳总结课程ED2A01技0 年术课3 程月设1计2 日题目出租车自动计费系统院系电子科学学院专业班级电子信息工程同学姓名同学学号指导老师可编辑资料 - - - 欢迎下载精品名师归纳总结课程设计任务书课程 EDA 技术课程设计题目 出租车自动计费系统专业电子信息工程 姓名学号主要内容、基本要求、主要参考资料等主要内容:设计一个最大量程为 99.99元的出租车自动计费,计费器具有行车里程计费、等候时间计费及起价三部分功能,并用数码管
2、显示车费的数目。基本要求:1、设计一个出租车自动计费器,具有行车里程计费、等候时间计费、及起价三部分,用四位数码管显示总金额,最大值为99.99元。2、行车里程单价 1元/公里,等候时间单价 0.5元/10 分钟,起价 3元( 3公里起价)均能通过人工输入。3、行车里程的计费电路将汽车行驶的里程数转换成与之成正比的脉冲数,然后由计数译码电路转换成收费金额,试验中以一个脉冲模拟汽车前进十M,就每 100个脉冲表示 1公里,然后用 BCD 码比例乘法器将里程脉冲乘以每公里单价的比例系数,比例系数可由开关预置。例如单价是1.0元/公里,就脉冲当量为0.01元/脉冲。4、用 LED 显示行驶公里数,两
3、个数码管显示收费金额。主要参考资料:1 潘松著 .EDA 技术有用教程 其次版 . 北京:科学出版社,2005.2 康华光主编 .电子技术基础 模拟部分 . 北京:高教出版社,2006.3 阎石主编 .数字电子技术基础 . 北京:高教出版社,2003.完成期限 2021.3.12指导老师 专业负责人2021 年 3 月 8 日一、总体设计思想1. 基本原理依据设计要求,系统的输入信号有:系统时钟信号CLK,计价开头信号START,等待信号 STOP,里程脉冲信号 FIN。系统的输出信号有:总费用数可编辑资料 - - - 欢迎下载精品名师归纳总结CHA0-CHA,3 行驶距离(数) KM0-KM
4、和1 等待时间 MIN0-MIN1等。2. 设计框图系统组成方框图如下所示,它由外部输入模块、把握模块和显示模块三部分组成。把握模块是整个系统的核心,它由分频模块、把握模块、计量模块和译码显示模块构成 。时钟信号分频器计费系统框图显等待信号计时二、设计步骤和调试过程1、总公里体脉设冲计电路(1)分频模块计费 |复位控制器示计程分频模块是对系统时钟频率进行分频,分别得到16HZ,15HZ和1HZ三种频率。(2) 把握模块计价器把握模块主要完成对计价器状态的把握。(3) 计量模块计量模块完成计价、计时和计程功能。计价部分:行程在 3KM内,起步费为 3元。 3KM外以每公里按 1元计费,等待累计时
5、间每 10MIN按0.5 元计费。计时部分:运算乘客的等待累计时间。计时器的量程为59MIN,满量程后自动归零。计程部分:运算乘客所行驶的公里数。计程器的量程为99KM,满量程后自可编辑资料 - - - 欢迎下载精品名师归纳总结动归零。(4) 译码显示模块译码显示模块完成计价、计时和计程数据显示。计费数据送入译码显示模块进行译码,最终送至以十元、元、角为单位对应的数码管上显示。计程数据送入译码显示模块进行译码,最终送至以 KM为单位的数码管上显示。2、模块设计和相应模块程序LIBRARY IEEE。USE IEEE.STD_LOGIC_1164.AL。L USE IEEE.STD_LOGIC_
6、ARITH.A。LLUSE IEEE.STD_LOGIC_UNSIGNED.。ALLENTITY CHUZUCHE ISPORT CLK:IN STD_LOGIC 。-系统时钟START: IN STD_LOGIC。-计费开头信号STOP:IN STD_LOGIC。-行驶中,中途等待停止信号FIN:IN STD_LOGIC。-1KM脉冲信号CHA3,CHA2,CHA1,CHA0:OUT STD_LOGIC_VECTOR3 DOWNTO。0- 计费输出信号KM1,KM0:OUT STD_LOGIC_VECTOR3 DOWNTO 0。 -行驶公里数MIN1,MIN0: OUT STD_LOGIC_
7、VECTOR3 DOWNTO 0。 -等待时间输出END ENTITY CHUZUCHE。 ARCHITECTURE BEHAVE OF CHUZUCHE ISSIGNAL Q_1: INTEGERRANGE 0 TO 99 。SIGNAL W:INTEGERRANGE 0 TO 59。SIGNAL C3,C2,C1,C0:STD_LOGIC_VECTOR3 DOWNTO。0 SIGNAL K1,K0: STD_LOGIC_VECTOR3 DOWNTO 0。 SIGNAL M1:STD_LOGIC_VECTOR2 DOWNTO 0 。SIGNAL M0:STD_LOGIC_VECTOR3 DO
8、WNTO 0 。SIGNAL TEMP0,TEMP1: STD_LOGIC_VECTOR3 DOWN。TO 0可编辑资料 - - - 欢迎下载精品名师归纳总结SIGNAL F_1:STD_LOGIC 。SIGNAL EN0,EN1: STD_LOGIC 。BEGIN FEIPIN:PROCESSCLK,START BEGINIF CLKEVENT AND CLK=1 THEN IF START=0 THENF_1 =0。Q_1 =0。ELSEIF Q_1=99 THEN Q_1=0。F_1=1。ELSEQ_1=Q_1+1。F_1=0。END IF。END IF。END IF 。END PROC
9、E。SS PROCESSFIN BEGINIF FINEVENT AND FIN=1 THEN IF START=0 THENK1=0000。K0=0000。ELSIF STOP=0 THEN IF K0=1001 THENK0=0000。IF K1=1001 THENK1=0000。ELSEK1=K1+1。可编辑资料 - - - 欢迎下载精品名师归纳总结END IF。ELSEK0=K0+1。END IF。END IF。END IF。END PROCE。SS PROCESSF_1 BEGINIF F_1EVENT AND F_1=1 THEN IF START=0 THENW=0。M1=000
10、。M0=0000。ELSIF STOP=1 THEN IF W=59 THENW=0。IF M0=1001 THEN M0=0000。IF M1=0101 THEN M1=0000。ELSEM1=M1+1。END IF。ELSEM0=M0+1。END IF。ELSEW=W+1。END IF 。 END IF。END IF 。END PROCE。SS可编辑资料 - - - 欢迎下载精品名师归纳总结PROCESSCLK BEGINIF CLKEVENT AND CLK=1 THEN IF START=0 THENEN0=0。EN1=0。ELSIF STOP=0 THEN EN100000011 T
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