FPGADSP嵌入式系统方案设计书 .docx

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1、精品名师归纳总结封面可编辑资料 - - - 欢迎下载精品名师归纳总结作者： PanHongliang仅供个人学习第 7 章FPGA DSP 嵌入式系统设计7.1设计流程概述DSP（ DigitalSignal Processing）技术在通信、图像处理增强、数据猎取、雷达及视频处理等等领域有着广泛的应用，因此，DSP 的使用也不只存在唯独的方法，而是要依据不同的目的提出不同的解决方案。可编程芯片的FPGA 逐步成为这些解决方案中的一个重可编辑资料 - - - 欢迎下载精品名师归纳总结要的组成部分。估量用于DSP 的可编程芯片的产量将以平均每年41.6的比率增长，到2005 年，产量已达到 17

2、.8 亿美元。通常， DSP 算法的实现有两种途径：低速的用于一般目的的可编程DSP 芯片。高速的用于特定目的的固定功能DSP 芯片组和 ASIC （Application Specific Integrated Circuit）芯片。而 FPGA 是 DSP 设计人员的另一种选择。大多数FPGA 是由规律单元阵列、各个规律单元之间的可编程互连线、I/O 管腿和其他一些如片上的储备器之类的资源组成的。其中逻辑单元是由 1 个四输入的查找表和1 个触发器构成的。与一般的 DSP 芯片相比， FPGA 芯片能够更好的实现并行处理，从而提高了性能并节省了能源。如算法中使用了14 个 MAC （ Mu

3、ltiply& Accumulate ），与只有1 到 4 个MAC 的通用 DSP 芯片不同，在 FPGA 中可以配置14 个乘法器，以实现并发处理。而这种流水线结构的数据流可以使信号负载最小化，从而节省指令和数据存取的系统开销。此外，由于芯片所消耗的能量与它的时钟频率成正比，FPGA 可以将输入的数据流分别开， 并将它们作为几个并行的数据流进行处理，从而工作在一个较低的时钟频率下，这样做也就节省了能源。相对来讲，FPGA 设计的灵敏性和适应性更强。而与ASIC芯片相比， FPGA 可以反复使用，并且在产品制成后仍能重新更换设计。这样做有三点好处：修补bug。加入新的功能。使系统适应新的标准

4、。使用FPGA 的现场可编程才能，不但防止了高额的开发费用，而且中意产品的上市需求。虽然有如此多的优点，但是目前FPGA 在 DSP 应用上所占用的份额并不大，而且主要是用做协处理器，以帮忙DSP 芯片完成一些运算密集型的算法。这种现象的造成主要有两方面的缘由。一方面，在软件上，DSP 与 FPGA 之间有着巨大的隔阂。生活在软件世界的 DSP 程序员要学习如寄存器、门、VHDL代码等等新的学问才能进入电子工程的世界。这两类设计人员不但完成设计时所使用的工具不一样，而且，在设计中所考虑的问题也不同。表 1 表示了他们之间的差异。另一方面，在硬件上，原先的FPGA 芯片没有集成特的的乘法器，只能

5、依靠用户自己编辑乘法器。乘法器的实现比较耗费以查找表为主的系统资源，所以在编辑完并行的MAC 后， FPGA 所剩的资源无几，从而限制了FPGA 的使用。正是由于这两个主要的因素，使FPGA 无法在 DSP 领域中有更大的作为。表 7-1设计方法设计问题DSP 设计者C,C+, 汇编MA TLAB,SimuLink信噪比 ,误码率 , 采样率FPGA 设计者VHDL/Verilog编程综合,映射,布局布线腿到腿延时 ,流水线和规律层次 , 布局规划横亘在软件间的隔阂和硬件结构上的差异限制了FPGA 的 DSP 应用，但是现在这项工作变得简洁了，Xilinx公司提出了一整套的解决方案。不但显现了

6、IP （ Intellectual Property）核（ Core）形式的 DSP 算法和将这些 IP 核集成到 FPGA 设计的工具软件，而且显现了新的 FPGA 芯片。软件上一个重要的代表是XtremeDSP 系列软件包，主要包括：MathWorks 公司的 Matlab 和 Xilinx 公司的 System Generator 负责系统级设计。Mentor Graphics 公司的 FPGA Advantage 或 Synplicity公司的 SynplifyPro 做 HDL综合。Model Technology 公司的 ModelSim 负责仿真。Xilinx公司的 Founda

7、tion Series ISE 负责硬件实现。图 7-1 表示使用 Xtreme 设计 DSP 算法的流程。在硬件方面，Xilinx公司推出最新的VirtexII 系列 FPGA 芯片。它内置了192 个 18 18 bit 的高性能组合乘法器，支持高达250MHz的数据率，内部固化了并行的DSP 数据模型。它的密度达到一千万系统门，可以运行 600G MAC/s 。大大超出了当今通用DSP 芯片的性能（TI的高端DSP 芯片TMS320C6000 的定点系列 C64x 只能达到 1.6 2.4G MAC/s ）。设计方法和硬件结构上的可编辑资料 - - - 欢迎下载精品名师归纳总结改进使 F

8、PGA 在 DSP 上的应用前景变得光明起来。图 7-1Xtreme 系统中实现 DSP 的设计流程图Xilinx 公司同它的合作者联合提出了XtremeDSP 解决方案，它在系统结构设计和基于FPGA 的 DSP 系统硬件实现之间建立起一座桥梁。System Generator 同 Simulink 模型工具结合，可以参数化、最优化算法。它可以自动从行为级的系统模型转换到FPGA 实现，其间不再需要手工重设，大大节省了开发时间并降低了出错概率。通过软件，用户可以在DSP 函数的算法、性能、节能、硅片面积中进行选取，可以快速的分析出它的运算速度和花费。图 7-2基于模型的设计过程XilinxF

9、PGA 支持用户在同一个设计的不同部分创建自定义的字长。Xtreme 支持不同的比特数、流水线程度和实现的选择方法。对于某些需要更多比特数来表示精度的通道，只要更换 IP 的参数，软件就会自动适应新的数据配置。Xtreme 的配置灵敏，用户可以依据需要进行设置：如全部使用并行结构就可以达到最大的数据吞吐量，也可以由于降低了系统时钟而节省能源。相反的，如全部使用串行结构就会使硅面积最小，节省花费，但同时仍能够得到相当的性能。MATLAB作为线性系统的一种分析和仿真工具，在工程和运算科学上有着广泛的应用。它建立在向量、数组和矩阵的基础上，结合了可视化的数学运算和强大的技术语言。内建的接口可以从指令

10、、文件、外部数据库和程序中快速得到数据。Simulink作为 Matlab的一个工具箱（ toolbox ），在整个的 DSP 设计中起着举足轻重的作用。它是一个交互式的工具，用于对复杂的系统进行建模、仿真和分析。成为把握系统设计、DSP 设计、通信系统设计和其它仿真应用的首选工具。它的特性为：建立图形式的模块列表，模拟复杂系统，评估系统的性能，提高设计水平。建立模拟、数字或数模混合的信号系统，把握规律器件。与Matlab 的结合。与Stateflow 紧密结合，建立数据驱动行为的模型。广泛利用DSP 库。System Generator 是 Xilinx公司的的一个模块集（blockset）

11、，它是 simulink 的一个插件，其中设置了Xilinx特有的 DSP 功能的 IP 核，包括了基本DSP 函数和规律算符，如FIR（ Finite Impulse Response ）、 FFT（ Fast Fourier Transform ）、储备器、数学函数、转换器、延时线等等。这些预先定义好的模块保证了FPGA 实现时的位 -bit 和周期 -cycle 的正确。使用它可以自动生成VHDL/Verilog语言、测试向量以及可以使ModelSim仿真的“ .do”文件。为了得到正确的性能、密度和可推测性，System Generator 仍会自动将特定的设计模块映射成高度优化了的I

12、P 核模型。 XilinxBlockset 中的模块，有的可以直接映射到硬件，有的对应着IP 核。它们中每个都可以依据设计要求更换参数，支持双精度和定点的算法。这个模块集是一个可以外部扩展的库，使用的是C的定点算法，所以用户可 以创建自己的基于C类的 Simulink库元件，在设计中它会被当作黑箱（Blackbox ）处理。有两种可以实现 HDL 综合的工具： Mentor Graphics 的 FPGA Advantage 和 Synplicity 的 Synplify 。这两个工具都可以将上一步（使用 Simulink 和 Xilinx System Generator 完成的设计）的顶层

13、（和附加的子 VHDL 文件） HDL 行为级或 RTL 设计文件转化成门级表示（ EDIF 文件）。可以使用其中的任意一个软件来完成这个任务。这些工具可以：将HDL综合成门级的设计实现。通过排除对每个门的定义，削减了设计时间。削减了手工将硬件说明翻译为原理图设计中可能显现的错误数量。在最优化原始的HDL 代码过程中应用了综合工具的自动技术（如机械编码类型、自动I/O 插入），从而使设计更有效率。可编辑资料 - - - 欢迎下载精品名师归纳总结使用 ModelSim 就可以在设计过程中对HDL进行仿真，以保证结果的正确性。它的特性如下：通过使用Direct Compile 结构，达到最快的编辑

14、速度和有竞争力的模拟性能。使用 Single Kernel Simulation ，将 VHDL和 Verilog 结合在一起。将 machine 和 Simulator 版本独立开来，以简化可携带性和库的爱护。Xilinx的 ISE 软件包含了最新的实现工具，可以用来创建有效简洁的设计。当综合完VHDL文件后，就会得到顶层的EDIF 文件（也有子层的EDIF 文件），将这些EDIF 文件作为 Xilinx Design Manager的输入源进行实现，它将翻译（Translate）、映射（ Map ）、布局布线（ Place & Route）以及配置（ Configure ）该设计。最终得到

15、下载用的位流文件。它的时序驱动的布局布线特性答应用户为特定的路径指定自己的时序。静态时序分析能够削减设计步骤。能够在实现前后对设计进行验证。可以重新迭代从前的设计以缩短整个设计周期。利用 FPGA 实现 DSP 嵌入式系统，已有相互补充的软件设计工具，表 7-2 列出了在系统建模和设计、算法开发和优化、 HDL 仿真和产生及设计校验和诊断等不同设计阶段使用的软件。表 7-2FPGA 实现 DSP 的软件工具设计阶段系统建模和设计软件和功能Simulink ：动态系统的多域仿真和基于模型设计的平台，供应交互的图形环境和定制的模块库集合软件公司MathWorksPlatform Studio ：包

16、含广泛种类嵌入设计工具、和设计产生器的集成开发环境，IP 、库、引导卡Xilinx算法开发和优化HDL 仿真和产生MA TLAB ：算法开发、数据可视化、数据分析及数值运算的高级技术运算语言和交互环境，DSP 综合工具供应 MA TLAB 与 system Generator或 ISE 之间的直接链接，自动产生可综合的RTL 模型和测试床Accelchip ：直接由 C 语言的程序转换到 FPGA 的硬件ISE：设计者可用 VHDL 或 Verilog 设计，对 FPGA 编程，利用System Generator时，可按批作业模式调用Synthesis：综合工具 XST/Synplify P

17、ro 可低成本、高效率映射MathWorksXilinxXilinx Xilinx/Synplicity设计到 FPGA 硬件，按批作业模式选择他们来和SystemGenerator 一起使用ModelSim ： System Generator供应必要的接口与 ModelSim 仿真Mentor Graphics设计校验和诊断器连接，可以利用它做HDL 协同仿真或实时的输入仿真结果到Simulink/System Generator 仿真ChipScope Pro：监视 FPGA 的内部测点，推测和诊断设计，探测结果可插入到 Simulink/System Generator 内Xilinx

18、 7.2FPGA 设计 DSP 技术ISE 实现软件、 System Generator 以及 MA TLAB/Simulink工具之间都有相互协作的版本问题，对于ISE8.1 以上的版本，要求相同序号的System Generator 版本，并协作使用MATLAB/Simulink7.2以上的版本，如R2006a 等。System Generator8.1 以上的版本，只要执行SysGenInstall.exe 的执行文件，安装时会自动找到 MA TLAB/Simulink（ R2006a ）的安装目录，将Xilinx的 Blockset 模块集安装到Simulink 中。7.2.1 浮点数

19、与定点数的表示与转换在设计仿真中 Simulink 是利用双精度数（double ）表示数值，它是64 位 2 的补码浮点数，而双精度数对FPGA 是无效或不实际的。当利用有限位数来表示二进制数时，二进制点的位置确定了所表示数的范畴和精度，二者的关系是二进制点前面的位数多表示的数值的有效范畴大，精度就低，相反，二进制可编辑资料 - - - 欢迎下载精品名师归纳总结点后面的位数多，数值精度提高，数值有效范畴减小。例： 16 位数值 0001011001101011=213+210+29+26+25+23+2 1+20=4096+1024+512+64+32+8+2+1=5739表示此数需要的二进

20、制位数为N=log 10X / log 102 =log 105739 / log 102 = 3.7588 / 0.3010=12.4866取最靠近的整数为13 位。已知 16 进制的数值可以依据如下方式进行二进制变换和运算数值166B= 0001 0110 0110 1011=1*16 3+6*16 2+6*16 1+B*16 0=1*4096+6*256+6*16+11=5739对于 DSP 技术更好的方式懂得2 的补码数是将其符号表示位看作为原始的二进制数的相应的部分，这个要点是实现时只是这位有负的加权值，所以，2 的补码数值如下运算。11111111=- 27+26+2 5+24+2

21、3+22+21+2 0= - 128+64+32+16+8+4+2+1= - 128+127= - 110对于双精度的 64 位 2 的补码浮点数，由于二进制点可以移动，所以在9.233*10 18 之间的任何数都可以表示，精度为1.08*10 -19，也就是浮点数可以做到数值范畴大，精度高，这也是双精度的含义。由于硬件无法依据双精度的要求进行实现，所以要转换成N 位的定点数。在 Simulink 中 Xilinx的模块集有三种数据类型：1. 不带符号的 N 位定点数，表示为UFix_N_m ，其中 N 为二进制位数， m 为二进制点距离最低位的位置，最大精度为2 m。2. 带符号的 N 位定

22、点数，表示为Fix_N_m ，其中 N 为二进制位数， m 为二进制点距离最低位的位置 , 最大精度为 2 m。3. 布尔类型数，总是定义为0 或 1，作为把握口的使能（CE）或复位（ reset），所以不行以设为无效。例：数值为 - 2.261108，表示为 Fix_16_13 的格式，101 1011110100101= - 22+20+2 -1+2 -3+2-4 +2-5 +2-6 +2-8+2-11+2-13 =- 4+1+0.5+0.125+0.0625+0.03125+0.015625+0.00390625+0.00048828125+0.0001220703125= - 2.26

23、11083984375图 7-3数据类型在基于模型的系统设计流程中，当Xilinx模块集中的带符号的定点数模块需要与Simulink的双精度数模块通信时，必需要进行数据类型的变换，这是基于模型的系统设计流程中重要概念之一。为了完成这个数据类型变换，要选择Xilinx模块集中的GatewayIn 实现双精度数到定点数的转换，或者选择Xilinx 模块集中的 GatewayOut 实现定点数到双精度数的转换。Gateway In/Out 两个模块可以通过选择参数来把握如何实现双精度数与定点数之间的相互转换。一般来说，主要由Gateway In 模块的参数选择来进行把握，除了选择带符号或不带符号定点

24、数的位数和二进制点位置之外，仍需要选择以下两个参数：1. 量化方式：截断（Trancate）或舍入（ Round）。2. 溢出方式：饱和（Saturate）或交迭（ Wrap）。当小数部分的位数不足以表示一个数值的小数部分时，将显现量化的情形，截断是放可编辑资料 - - - 欢迎下载精品名师归纳总结弃最低有效位右边的全部位，当有两个等距离最接近表示的数值，舍入将取最接近表示的数值，或取偏离 0 最远的数值。图 7-4双精度浮点数到定点数的转换例：完全精确数值为：001 10111101010000 = - 2.2607421875截断的结果为： Fix_12_9 101 101111010 =

25、 - 2.26171875舍入的结果为： Fix_12_9 101 101111011 = - 2.259765625取决于接受截断仍是舍入的方法，对于正的完全精确数值和无符号完全精确数值都会有不同的输出结果。例：正的完全精确数值为：101 10111101010000 = 1.7392578125截断的结果为： Fix_12_9 101 101111010 = 1.73828125舍入的结果为： Fix_12_9 101 101111011 = 1.740234375例：无符号完全精确数值为：10110111101010000 = 5.7392578125截断的结果为： Fix_12_9 1

26、01 101111010 = 5.73828125舍入的结果为： Fix_12_9 101 101111011 = 5.740234375当一个数值超出了表示的范畴将显现溢出，选择饱和时，取最大的正值或最大的负值，在定点数中选择交迭时，就舍弃超出最大有效位的任何有效位。在仿真的过程中显现溢出将有溢出标志作为Simulink 的错误产生。例：完全精确的数值为：011011011 = 13.6875饱和的结果为： Fix_7_4 011 1111 = 3.9375交迭的结果为： Fix_7_4 101 1011 = - 2.3125不论选择哪种方式处理量化和溢出，产生的HDL模型和 Simulin

27、k的模型将有相同的行为特性。究竟选择量化和溢出方式中的哪一种，实际上取决于设计的要求和硬件的实现，量化方式中截断不增加硬件，而舍入要增加进行进位的硬件资源，所以在中意设计要求的情形下，应尽量选择截断的量化方式。溢出方式中选择饱和的方式可以防止输出的振荡，输出数据不再转变，实现上也要增加硬件的资源。数据类型中的布尔（Boolean ）类型是为模块的把握口设计的，如模块的时钟使能（CE ）或复位（ reset ）口要选择布尔类型，布尔类型是一位的非符号数的变量，与一位的非符号数的区分是，一位的非符号数可以变为无效，但是布尔类型的数只定义为高或低电 平的 1 或 0 两种情形，而不行以变为无效，否就

28、把握口也将失效，系统无法工作。例：定义以下的 2 的补码二进制分数的格式和运算其数值： 110001101011格式为： Fix_12_5 ，数值为： - 64+32+2+1+0.25+0.0625+0.03125 =- 917/ 32= - 28.65625例：什么格式应当利用来表示以下的信号：1. 最大值为 +1，最小值为 - 1，量化为 12 位数据： Fix_12_10 。2. 最大值为 0.8，最小值为 0.2 ，量化为 10 位数据： UFix_10_10 。3. 最大值为 278，最小值为 - 138，量化为 11 位数据： Fix_11_1 。例：求进行加法和乘法运算时，完全精

29、度的输出数据类型。1 + = 2 * = 利用 Xilinx的模块集中的模块创建一个System Generator 的设计，这些模块是硬件可实现的 SysGen 模型，此模型必需包含System Generator 模块， SysGen 模型要通过I/O 模块可编辑资料 - - - 欢迎下载精品名师归纳总结作为 Xilinx 模块集与其他的Simulink 的模块之间的接口，模型的输入端通过Gateway In 与Simulink 的源连接，模型的输出端通过Gateway Out 与 Simulink 的沉及库函数连接，如图7-5 所示，模型的仿真和优化就很便利。图 7-5Simulink

30、模块的设计模型7.2.2 采样周期的设置在 SysGen 模型中的每个 SysGen 信号必需被采样，显现在等距离离散时间点上的瞬时称为采样时间。在基于模型的 Simulink 建模设计中，每个模块都有“采样周期”，它常对应模块的功能如何运算和结果如何输出，所以采样周期是基于模型的系统设计流程中另一个重要概念。对于 Gateway In 和模块的 w/o 输入的采样周期必需明确设定，采样周期也可以由其他模块的输入采样时间来驱动。采样周期的单位可以认为是任意的，但是许多 Simulink 的源模块有一个时间要素，例如， 1/44100 的采样周期意味着模块的功能每间隔 1/44100 秒执行一次

31、。当设置采样周期时，要遵循奈奎斯特（ Niquist ）定理。一个模块的采样周期直接与其在实际硬件中如何定时有关。在 System Generator 模块的参数中必需设置Simulink 的系统周期，对于单数据率的系统， Simulink 的系统周期将与设计中设置的采样周期相同。如图7-6 所示。图 7-6采样周期的设置 7.3 System Generator模块在 Xilinx模块集中，对可以转化为HDL 代码的模块，其标示都以一个“X”型的水印来区分于其它的Simulink模块。对SysGen 设计， Xilinx模块集有一些特别重要和特别的 模块，要给以特别的留意。1 System

32、Generator 模块 ：System Generator 模块是一个极其重要的基本模块，它不仅使得在Simulink下建立的SysGen 模型供应了层次化的表述才能，同时仍必需由它来激活代码生成器，以实现模型的HDL 代码转化。对于一个SysGen模型，至少要保证顶层有一个System Generator 模块。在一个 SysGen 模型中， System Generator 的参数选择对话窗如图7-7 所示。在此窗口中，要进行定制的参数有：（ 1）Xilinx System Generator ：目标器件的系列、型号、速度等级、封装。SysGen支持的器件系列有： Virtex -4 ，

33、 Virtex-II Pro ， Virtex-II ， Virtex-E ， Virtex ，Spartan3E， Spartan3， Spartan-IIE 和Spartan-II 系列。接受的综合工具。对于选用不同的综合工具，要求生成的代码也有确定的差别。目前支持的综合工具有： Leonardo Spectrum ， Synplicity Synplify Pro， Synplify 和Xilinx XST。目标路径。设计的目标代码储存的路径。产生测试向量复选框。假如选择了该项，就在生成HDL 代码时可以将 Simulink 仿真输入转换成 VHDL 测试勉励向量，将 Simulink

34、仿真输出转换成对应的VHDL 测试输出向量。这些向量可用于所产生的VHDL 代码的行为仿真。可编辑资料 - - - 欢迎下载精品名师归纳总结图7-7 System Generator的参数选择对话窗（ 2）System Period（系统周期）：分别设置Simulink 的系统周期和实现硬件的系统时钟周期，前者默认的时间单位是秒，后者为纳秒。（ 3）Hierarchical Control （层次把握）： Override with Doubles ：以双精度浮点的方式仿真Xilinx 模块或 Simulink 模型，替代 Xilinx 模块的定点方式。设置为 “Override with D

35、oubles 的”Xilinx 模块显示为灰色。关于Xilinx 模块的定点和浮点方式在Gateway In 模块和 Gateway Out 模块的介绍中详细阐述。在下拉选择框中，可以指定在进行Simulink 仿真时， FPGA 设计是依据“ According to Block Masks 模块的”屏蔽情形，使用双精度浮点信号取代定点信号。“ Everywhere in Subsystem在子系”统中使用双精度浮点信号取代定点信号。 “ Nowhere in Subsystem在子”系统中不使用双精度浮点信号取代定点信号。 Generate Cores：选择在生成 VHDL 代码的过程中，

36、是否生成Xilinx LogiCOREs 。可选项有：“ According to Block Masks 根”据模块的屏蔽情形生成Xilinx LogiCOREs。“ Everywhere Available在”任何可能的的方，都生成Xilinx LogiCOREs， “ Nowhere”不生成 Xilinx LogiCOREs。设置好 System Generator 的参数后，单击Generate 按钮开头生成 VHDL代码。假如目标目录不存在，会提示创建该目录。在代码生成过程中，会显示一个进度条来表示生成进度。代码生成后，会弹出一个确认信息窗，点击确认即可。2 Black Box 模块

37、：Black Box 模块是一个特别重要的基本模块，在Simulink环境里，并不是全部的硬件结构都可以通过Xilinx模块集中的模块进行组合来实现。但为了能进行设计系统的模型仿真，设计的 Simulink 模型又应当是一个完整的模型。黑匣子（Black Box ）模块就是特的设计用来解决这种冲突，供应Simulink模型与构造的HDL源码之间的接口。此外，在设计中，某些组件可能已经用VHDL或 Verilog 设计好了可直接调用，或者某些组件直接用VHDL编写比起在Simulink里建模要更为简洁些。这些情形下，都要选用Black Box 模块。Black Box 模块的使用方法是：（ 1）

38、将 Black Box 模块添加到模型中。 对 Black Box 模块的要求：与 Black Box 模块有关的 VHDL 元件必需遵从以下System Generator 的要求和规定：1. 实体名称必需与设计中任何其他实体的名称不同。2. 在顶层的实体中不答应双向端口。3. 不是时钟或时钟使能的任何端口必需具有std_logic_vector 的数据类型。4. 是时钟或时钟使能的任何端口必需具有std_logic 的数据类型。顶层的 VHDL程序必需为每个 Simulink 中有关的采样率设置分别的时钟和时钟使能端口。在 black Box 的 VHDL程序中时钟和时钟使能端口应当如下表

39、示：1. 时钟和时钟使能信号必需成对的显现。2. 虽然 Black Box 可以有多个时钟端口，但利用单个时钟源驱动每个时钟端口。3. 只有时钟使能的速率是不同的。4. 每个时钟的名称（和每个时钟使能的名称）必需包含clk（和 ce）的字符。5. 时钟使能的名称必需与相应的时钟名称相同，只是clk 用 ce 代替。可编辑资料 - - - 欢迎下载精品名师归纳总结时钟和时钟使能端口在Black Box 模块的图框中不行见。Black Box 模块必需通过一个MATLAB的 M 函数的文件描述它的接口，例如，端口和generics，设计的实现，通过HDL 协同仿真的仿真模型等。这个 M 函数文件的

40、名称应当在模块参数对话框中进行规定。M 函数的配置文件要完成以下的工作：1. 规定 HDL 元件的顶层实体名称，它应当与black box 名称一样。 例： this_block.setEntityNamefir_blackbox。2. 选择语言（即 VHDL 或 Verilog ）。例： this_block.setTopLevelLanguageVHDL。3. 描述端口，包括类型、方向、位宽度、二进制点位置、名称和采样率。 例： this_block.addSimulinkInportreset。this_block.addSimulinkInportdin。this_block.addS

41、imulinkOutportdout。dout_port.setTypeFix_30_0 。4. 定义由此 black box 的 HDL 要求的任何 generics。5. 规定此 black box 的 HDL 和与此模块有关的其它文件（例如EDIF ）。 例： this_block.addFilefir.edn 。 - added entries this_block.addFilefir.mif。this_block.addFilefir.vhd。6. 定义为此模块的时钟和时钟使能。7. 定义是否此 HDL 有任何组合的通过反馈的路径。（ 2）假如在模型的工程路径下含有VHDL文件，自

42、动执行一个配置向导，选择相应的 HDL 文件，如图 7-8 所示。图7-8 Black Box 参数定制对话窗（3） 设置 Black Box 的参数，如图 7-9 所示。图7-9 Black Box 参数设置对话框Black Box 的参数包括以下几项：（ 1）Block Congiguration M-Function：规定 Black Box 模块配置 M 函数的名称。 M 函数可以是手工编写的，也可以是由配置向导自动生成的。Black Box 必需通过 MATLAB M函数描述它的接口：例如端口、通用属性（generics）、它的实现、选项和HDL 协同仿真的仿真模型等。配置 M 函数

43、完成以下任务：1. 规定与 Black Box 模块有关的 HDL 元件的顶层实体名称。2. 规定使用的语言（VHAL或 Verilog ）。3. 描述端口，包括类型、方向、位宽度、二进制点位置和采样率。4. 定义由 Black Box 模块的 HDL 元件要求任何通用属性（generics）。5. 规定 Black Box 模块的 HDL 元件和与此模块有关的其他文件（如EDIF ）。6. 定义模块的时钟和时钟使能7. 说明是否 HDL 元件有任何通过反馈的组合路径。（ 2）Simulation Mode ：有 “Inactive和”“Use HDL Co Simulation ”两个选项。

44、假如是前者的话，那么在仿真是，将忽视输入始终输出零。假如是后者的话，就使用HDL 协同仿真。这时，需要在模型中新增一个ModelSim 模块，并在 Black Box 模块的 “HDL Co-可编辑资料 - - - 欢迎下载精品名师归纳总结Simulator To Use specify helper block by name中指定该 Mo”delSim 模块。（ 3） FPGA Area ：供应用于资源使用估算的信息。在生成代码时，该子系统功能的硬件实现直接使用指定的VHDL 文件。也可以使用Verilog 文件，但这时必需人工编写模块的M 函数。进行仿真时， Black Box 模块通过

45、结合Simulation Multiplexer模块和 ModelSim 模块有多种灵敏的仿真方法。3 ModelSim 模块ModelSim HDL协同仿真模块配置和把握对一个或几个Black Box 模块的协同仿真。这个模块完成以下工作：1. 构造为答应 black box HDL在 ModelSim 中被仿真所需要的附加VHDL 。2. 当 Simulink 仿真开头时引起ModelSim 一个对话时间。3. 传递在 Simulink 和 ModelSim 之间的通信。4. 当 black box HDL 被编译时报告是否有错误内检测。5. 当仿真完成时，假如合适终止ModelSim 。在仿真期间，每个ModelSim模块引起