MAXPLASSII使用方法FPGACPLD四位频率计方案设计书 .docx

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1、精品名师归纳总结封面可编辑资料 - - - 欢迎下载精品名师归纳总结作者： PanHongliang仅供个人学习试验五 用原理图法设计四位十进制频率计可编辑资料 - - - 欢迎下载精品名师归纳总结原理图 总览（顶层电路）待测频率输入口可编辑资料 - - - 欢迎下载精品名师归纳总结把握模块计 数 模 块可编辑资料 - - - 欢迎下载精品名师归纳总结可编辑资料 - - - 欢迎下载精品名师归纳总结模块预览（底层电路）外部时钟输入计 数 模 块可编辑资料 - - - 欢迎下载精品名师归纳总结可编辑资料 - - - 欢迎下载精品名师归纳总结把握模块内部NOW ！Begin our数d码e管s译码

2、ign .计数模块内部数码管输出数码管译码可编辑资料 - - - 欢迎下载精品名师归纳总结思 路 ： 底 层 电 路 设 计 建 立 模块顶层电路设计 .1. 建立数新据锁文存件夹 本试验命名为 f_test数据锁存留意：路径名及文件名不能含有中文可编辑资料 - - - 欢迎下载精品名师归纳总结2. 打开软件 新建 原理图文档数码管译码留意此点接 VCC数码管译码可编辑资料 - - - 欢迎下载精品名师归纳总结2.1 建立第一个模块电路（把握模块电路）本讲稿为控制模块电路起名为tf_1c6t进ro制计数（器原理图可见附件）4-16 译码器 低有效建好后 画电路图画好后 与工程建立连接 如下图：

3、再编译编译成功后 将模块封装 如下图：到此 完成了第一个模块的制作 .接下来制作其次个模块（计数器模块）（原理图可见附件）.可编辑资料 - - - 欢迎下载精品名师归纳总结本讲稿将其起名为 conter8再画电路图模块二 如下： 然后指向工程 编译！编译成功后 将模块封装 如下图 ：可编辑资料 - - - 欢迎下载精品名师归纳总结到此 完成了第上次二做的个电路模块的制作 .接着.画顶层文件 （原理图可见附件） .留意：文件路径可编辑资料 - - - 欢迎下载精品名师归纳总结画顶层电路图本讲稿将顶层文件起名为f_test_4以 下 图 显 示 了 怎 样 调 用 之 前 建 好 的 模块.画好全

4、部原理图 .上次做的 2 个电路文件路径为原路可编辑资料 - - - 欢迎下载精品名师归纳总结然后指向工程编译！径之前建立的模块可以当 成 一 个 元 件 使 用了！可编辑资料 - - - 欢迎下载精品名师归纳总结双击空白区域显现元件库可编辑资料 - - - 欢迎下载精品名师归纳总结编译没有错误后 建立仿真波形文件后储存之后 为了后面调试 进行以下操作加入仿真节点选择要观看 de 引脚 本讲稿观看finI clkIq15.12Bq11.8B q7.4B q3.0BYou can also choose any other pinsyou like.之后设置仿真总时间 .留意仿真时间不能太长本试

5、验设置为 256us.之后 .之后 写入周期脉冲 本讲稿设置周期为 10ns成效。可编辑资料 - - - 欢迎下载精品名师归纳总结单 击fin整 行 变黑。变 黑 表 示选中可编辑资料 - - - 欢迎下载精品名师归纳总结同样的方法设置好 clk 本讲稿设置为 4320ns（4.32us） 仿真仿真完成后 打开仿真文件仿真波形如图观看波形时可以用放大缩小镜放大缩小 波形 下图是将波形缩小的演示从下到上显示 3 4 5 6 完成了波形仿真 .到此为止，本试验终止了 .本试验主要练习 .软件应用 、原理图的设计方法 、仿真流程 .注：模块原理图、顶层原理图、仿真波形图见附件版权申明本文部分内容，包

6、括文字、图片、以及设计等在网上搜集整理。版权为潘宏亮个人全部This article includes some parts, including text,pictures, and design. Copyright is Pan Hongliangs personalownership.用户可将本文的内容或服务用于个人学习、争论或观看，以及其他非商业性或非盈利性用途，但同时应遵守著作权法及其他相关法律的规定，不得侵害本网站及相关权益人的合法权益。除此以可编辑资料 - - - 欢迎下载精品名师归纳总结外，将本文任何内容或服务用于其他用途时，须征得本人及相关权益人的书面许可，并支付酬劳。Us

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