数字集成电路设计_笔记归纳.docx

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1、精品名师归纳总结资料word 精心总结归纳 - - - - - - - - - - - -第三章、器件一、超深亚微米工艺条件下OS管主要二阶效应：、 速度饱与效应 ：主要显现在短沟道NMO管 ,PMOS 速度饱与效应不显著.主要缘由就是太大。在沟道电场强度不高时载流子速度正比于电场强度），即载流子迁移率就是常数。但 在电场强度很高时载流子得速度将由于散射效应而趋于饱与，不再随电场强度得增加而线性增加。此时近似表达式为：（） ,显现饱与速度时得漏源电压就是一个常数。线性区得电流公式不变，但一旦达到，电流即可饱与,此时与成线性关系不再就是低压时得平方关系）。2、Lat h up 效应 ：由于单阱工

2、艺得N NP 结构，可能会显现V D 到 VSS得短路大电流.正反馈机制 :PNP微正向导通， 射集电流反馈入PN 得基极 ,电流放大后又反馈到PNP得基极 ,再次放大加剧导通。克服得方法： 1、削减阱 / 衬底得寄生电阻， 从而削减馈入基极得电流，于就是减弱了正反馈。2、爱护环。3、短沟道效应 ：在沟道较长时,沟道耗尽区主要来自MOS 场效应，而当沟道较短时,漏衬结 反偏）、源衬结得耗尽区将不行忽视,即栅下得一部分区域已被耗尽，只需要一个较小得阈值电压就足以引起强反型。所以短沟时VT 随 L 得减小而减小。此外，提高漏源电压可以得到类似得效应,短沟时 VT 随 V增加而减小,由于这增加了反偏

3、漏衬结耗尽区得宽度.这一效应被称为漏端感应源端势垒降低。、 漏端感应源端势垒降低DIBL）：VDS 增加会使源端势垒下降,沟道长度缩短会使源端势垒下降.VDS很大时反偏漏衬结击穿,漏源穿通 ，将不受栅压掌握。5、亚阈值效应（弱反型导通:当电压低于阈值电压时MOS 管已部分导通。不存在导电沟道时源 n+体 ）漏 n 三端实际上形成了一个寄生得双极性晶体管。一般期望该效应越小越好，特别在依靠电荷在电容上储备得动态电路，由于其工作会受亚阈值漏电得严峻影响。绝缘体上硅（SO）6、沟长调制 :长沟器件：沟道夹断饱与;短沟器件：载流子速度饱与。7、热载流子效应：由于器件进展过程中，电压降低得幅度不及器件尺

4、寸,导致电场强度提高,可编辑资料 - - - 欢迎下载精品名师归纳总结学习资料 名师精选 - - - - - - - - - -第 1 页，共 12 页 - - - - - - - - - -可编辑资料 - - - 欢迎下载精品名师归纳总结资料word 精心总结归纳 - - - - - - - - - - - -使得电子速度增加。漏端强电场一方面引起高能热电子与晶格碰撞产生电子空穴对,从而形成衬底电流，另一方面使电子隧穿到栅氧中,形成栅电流并转变阈值电压。影响： 1、使器件参数变差,引起长期得牢靠性问题,可能导致器件失效.、衬底电流会引入噪声、 Latch u、与动态节点漏电.解决： LDD（

5、轻掺杂漏） ：在漏源区与沟道间加一段电阻率较高得轻掺杂区。缺点就是使器件跨导与S减小。8、体效应 ：衬底偏置体效应、衬底电流感应体效应衬底电流在衬底电阻上得压降造成衬偏电压 .二、 M SFET器件模型、 目得、意义 :削减设计时间与制造成本.2、要求 ：精确。有物理基础。可扩展性，能猜测不同尺寸器件性能。高效率性，削减迭代次数与模拟时间3、结构电阻 :沟道等效电阻、寄生电阻4、结构电容 :三、特点尺寸缩小目得 ： 1、尺寸更小 ;2、速度更快。 3、功耗更低。 4、成本更低、方 式 : 1、恒场律 （全比例缩小）,抱负模型，尺寸与电压按统一比例缩小.优点：提高了集成密度未改善：功率密度.问题

6、： 1、电流密度增加。2、VT小使得抗干扰才能差;、电源电压标准转变带来不便;4、漏源耗尽层宽度不按比例缩小。、 恒压律 ,目前最普遍，仅尺寸缩小,电压保持不变。优点：、电源电压不变。2、提高了集成密度问题：、电流密度、功率密度极大增加。2、功耗增加。 3、沟道电场增加，将产生热载流子效应、速度饱与效应等负面效应。4、衬底浓度得增加使PN 结寄生电容增加，速度下降。、 一般化缩小 ，对今日最有用,尺寸与电压按不同比例缩小。限制因素 :长期使用得牢靠性、载流子得极限速度、功耗.第四章、导线及互连一、确定并量化互连参数1、互连寄生参数（寄生R、 C）对电路特性得影响主要表现在三个方面：性能下降,传

7、播延时增加 ;功耗增加，影响能耗与功率得分布;引起额外得噪声来源，影响电路牢靠性。、 寄生参数简化条件（寄生电阻、寄生电感、寄生电容对的电容 ,线间电容 ） :如导线电阻大 ,可以不考虑电感，只考虑电阻电容;如导线电阻小且短，可以只考虑电容。如导线电阻小且长，就需考虑电感电容;如导线平均间距很大,可以不考虑线间电容。3、互连电阻 ：:纵向参数t、由工艺打算,横向参数、w 由版图打算。互连电阻越小,答应通过互连线得电流越大，互连推迟越小。薄层电阻 与版图尺寸无关，就=（n 为薄层电阻方块数：可编辑资料 - - - 欢迎下载精品名师归纳总结学习资料 名师精选 - - - - - - - - - -

8、第 2 页，共 12 页 - - - - - - - - - -可编辑资料 - - - 欢迎下载精品名师归纳总结资料word 精心总结归纳 - - - - - - - - - - - -接触电阻 :互连与硅及多晶之间得接触（有源接触孔 ）、不同互连层之间得接触（通孔 减低接触电阻得途径：增大接触孔（成效不明显）。增多接触孔 ;信号线尽量保持在同一层。0、 MOS 工艺接触电阻典型值:有源接触孔52 ,通孔 15。趋肤效应 :在特别高频率下，电流主要在导体表面流淌，其电流密度随进入导体深度而指数下降。 趋肤深度 ：电流下降到额定值得1 e 时所处得深度。临界频率 :趋肤深度达到导体最大尺寸 w

9、或）得1/2 时得频率。4、互连电容 :导线对衬底得电容:就是电路负载电容得一部分。不考虑边缘效应时C=（如 w），就是绝缘介质（氧化层得介电常数 ,就是氧化层厚度.导线间得电容：、 互连电感 ：何时考虑 ：很长得互连线。极高得频率GHz。低电阻率互连材料如Cu。对电路性能影响：振荡与过冲效应; 导线间电感耦合;V= di/ 引起得开关噪声。阻抗失配引起得信号反射。电感值估算 ：一条导线 （每单位长度得电容 c 与电感 l 存在关系式 （成立得条件就是该导线必需完全被匀称得绝缘介质所包围，但不满意时也可使用来求近似值）。二、互连线延时模型1、分布模型 ：电阻与电容沿线长连续分布，就是实际情形，

10、但需要解偏微分方程。2、集总模型 ：以总电阻与总对的电容等效。适用于导线较短且频率不特别高得情形，只需解常微分方程。对长互连线就是一个保守与不精确得模型。为解决集总模型对于长互连线不精确，实行分段集总 （分段数越多越精确，但模型越复杂, 模拟所需时间越长。引入 : 3、R树、 l or 延时公式 ：树 ：该电路只有一个输入节点，全部电容都在某个节点与的之间,不包含任何电阻回路（使其成为树结构） 。Elmore 延时公式 ：节点处延时为,表示路径电阻 ,表示共享路径电阻,代表从输入节点到节点 i 与节点 k 这两条路径共享得电阻,代表这个节点得电容。4、N 级 C 链： C 树得无分支得特别情形

11、。可以使用N 级等分 C 链来近似一条 匀称分布 电阻 -电容线 : ，导线长 L，单位长度电阻、电容为r、c。R（ =rL就是导线集总电阻，C（ = L）可编辑资料 - - - 欢迎下载精品名师归纳总结学习资料 名师精选 - - - - - - - - - -第 3 页，共 12 页 - - - - - - - - - -可编辑资料 - - - 欢迎下载精品名师归纳总结资料word 精心总结归纳 - - - - - - - - - - - -就是集总电容。当很大时模型趋于分布式rc 线:,从而有 :一条导线得延时与其长度得平方成正比， 分布 r 线得延时就是集总RC 模型猜测得延时得一半，即

12、集总模型代表保守估量。5、互连延时得优化:采纳低电阻率互连导体，降低R:采纳 C替换 l 。采纳低介电常数得互连介质,降低 ：将削减延时、功耗与串扰。采纳过渡金属硅化物，降低多晶接触电阻。增加互连层数量,有助于削减导线长度。分层优化 .的址线计策 。优化走线方式,45布线 .插入中继器 。降低电压摆幅，既缩小了延时又减小了动态功耗。三、传输线模型当开关速度足够快，互连线得电阻足够小时，导线得电感将不行忽视,因而必需考虑传输线效应。一条导线得分布lc 模型称为 传输线模型 。1、有损传输线 ：考虑、 l、c，适用于 l 基芯片 .2、无损传输线 ：考虑 l、c，适用于Cu 基芯片 .单位长度得传

13、输延时。信号反射与终端阻抗:终端阻抗打算了当波到达导线末端时有多少比例被反射.反射系数：（ R 为终端阻抗，为线得特点阻抗）不同终端时传输线特性：3、抑制传输线效应： 阻抗匹配 ,在导线源端串联匹配电阻或者在导线末端并联匹配电阻。四、串扰、 来源 :当两条 互连线间距很小时，一条线上得脉冲电压通过寄生电容耦合在另外一条线上引起寄生信号。2、串扰得大小 取决于 线间耦合电容得大小与线间电压差随时间得变化速率。线间距 越小，耦合电容越大，串扰越严峻。层间串扰 ：平板电容 .重叠面积越大， 电容越大 .为了使重叠面积尽可能小,版图设计时应使相邻两层连线在交叉时相互垂直。可编辑资料 - - - 欢迎下

14、载精品名师归纳总结学习资料 名师精选 - - - - - - - - - -第 4 页，共 12 页 - - - - - - - - - -可编辑资料 - - - 欢迎下载精品名师归纳总结资料word 精心总结归纳 - - - - - - - - - - - -、 抑制串扰得途径：尽量防止节点浮空。对串扰敏锐得节点低摆幅、浮空）应尽量远离全摆幅信号线。相邻 同层、异层）导线尽量不要平行,邻层尽量垂直走线，平行走线尽量远离。在两条信号线间加一条接的或者接负载 。VD得屏蔽线 ,使线间电容成为接的电容,但会增加电容时序答应前提下,尽可能加大信号上升下降时间，但会使开关功耗加大。第五章、反相器一、基

15、本特性1、无比规律 ，规律电平与器件得相对尺寸无关,所以晶体管可以采纳最小尺寸。2、极高输入阻抗。设计良好得反相器具有低输出阻抗，从而对噪声与干扰不敏锐。、 稳态 工作情形下， VDD 与 GND 之间没有直接通路,即没有电流存在（静态电路） ，此时输入与输出保持不变,且没有任何静态功耗。二、直流电压转移特性TC输出与输入电平间得关系、阈值电压： M S、PMOS 均在饱与区，由电流相等（使用饱与区电流公式）求解.短沟器件或高电源电压:使用速度饱与时电流公式长沟器件或低电源电压：使用饱与区电流公式（平方律）对称得 CMS 反相器： ,，此时可编辑资料 - - - 欢迎下载精品名师归纳总结学习资

16、料 名师精选 - - - - - - - - - -第 5 页，共 12 页 - - - - - - - - - -可编辑资料 - - - 欢迎下载精品名师归纳总结资料word 精心总结归纳 - - - - - - - - - - - -、噪声容限定义：、就是时反相器得工作点.，。如 CMOS反相器对称 即,）：对 VTC实行线性近似。由两个管子均处于饱与区或者速度饱与，由电流相等，对Vin 求导并令求解 ,就，。如 CMOS 反相器不对称：由 PMOS 在线性区， NM S 在饱与区，由电流相等，对Vin 求导并令 ,此方程与电流相等方程联立解出Vin 即为。 再使 P S 饱与 ,NMOS

17、 线性重复上面步骤求 .最大噪声容限：min， 3、反相器链得再生特性规律门具有再生特性得条件：合法区得增益小于1，过渡区增益大于1。三、瞬态特性 、负载电容三部分：当前级MOS 管漏衬电容 ,下级 MOS 管得栅电容 ,互连线得寄生电容.2、上升下降时间3、传输推迟 时间运算t 测量方法 :环形振荡器测量法N 为奇数）可编辑资料 - - - 欢迎下载精品名师归纳总结学习资料 名师精选 - - - - - - - - - -第 6 页，共 12 页 - - - - - - - - - -可编辑资料 - - - 欢迎下载精品名师归纳总结资料word 精心总结归纳 - - - - - - - -

18、- - - -一个周期时间内，正好N 个低至高翻转响应时间，个高至低翻转响应时间.运算公式 :4、提高反相器速度对于固定得大负载电容可以通过增加器件尺寸提高速度.对于小负载，不会明显增加。 5、低功耗电路优化:功耗来源 :动态功耗 ,输出节点电容充放电。处于2、3、4 区时得 V与 GND 短路电流引起得功耗 ;漏电引起得功耗,截止管得亚阈值漏电，MOS 管反偏漏结得反向漏电流。优化 :降低电源电压;降低开关活动率。四、反相器得设计、要求 :功能、牢靠性、功耗、面积、速度。2、设计第六章、组合规律电路一、 静态电路 ：任意时刻每个门得输出通过一个低阻路径连接到V D 或者 S上，且输出值总就是

19、由该电路所实现得布尔函数打算。、 静态互补 MO :由 PUN 与 PDN 组成 PUN 与 PD就是互补规律） 。稳固状态时两个网络中有且仅有一个导通，单级输出就是反向得。阈值降落 :NMOS 做下拉时传强0,做上拉时传弱1由于负载电容充电得过程中s 端电势上升,当 s 充电到 Vdd Vt时 MOS 管截止 ,而不能充电到Vdd）。同理 ,PMOS 做上拉时传强1， 做下拉时传弱0。晶体管尺寸规划:宽长比 P 就是 N 得两倍，串联加倍，并联保持.优点无比规律，电平幅度与器件尺寸无关。可编辑资料 - - - 欢迎下载精品名师归纳总结学习资料 名师精选 - - - - - - - - - -

20、第 7 页，共 12 页 - - - - - - - - - -可编辑资料 - - - 欢迎下载精品名师归纳总结资料word 精心总结归纳 - - - - - - - - - - - -稳态时总有对VD或 V S 得低阻路径 ,输出电阻低极高得输入阻抗满电源幅度开关，VO DD，VO= S。鲁棒性好，噪声容限大。电源与的之间无直接通路，无静态功耗传播延时与负载电容与晶体管电阻有关，转变尺寸可使得上升下降时间接近。大扇入时得设计技巧传输延时随扇入快速恶化，与扇入成平方关系，由于电阻电容同时增加。传输延时随扇出得关系就是每一个附加得扇出在CL上增加了两个栅电容.可以实行 ：在负载以扇出为主时加大晶

21、体管尺寸逐级加大晶体管尺寸，使最靠近输出端得晶体管尺寸最小重新支配输入，使关键信号晶体管靠近输出端（最终到达得输入信号为这个门得关键信号，打算最终速度.重组规律结构,在不转变规律得情形下减小扇入，如用三个两输入替代四输入。减小电压摆幅，同时降低了延时与功耗,但下一级门会变慢.插入缓冲器将大得扇入扇出隔离。大扇入时小扇出,小扇入时大扇出组合规律链得性能优化规律努力 :表示一个门与一个反相器供应相同得输出电流时它所表现出来得输入电容比反相器大多少。这个大得倍数称为规律努力.- - - - - - - - - - - - - - - - - - - -、 有比规律 伪 NMOS 规律、 DCV L

22、规律）由实现规律功能得NMO 下拉网络与简洁负载组成。以降低稳固性与付出额外功耗为代价减小晶体管数目。原理 ： DN 关断，上拉负载起作用，VOH=DDPDN 导通，上拉负载与DN 分压 ,比例规律。这将降低噪声容限,并且引入静态功耗。伪 MO规律 ：PUN 使用栅极接的得MOS 负载称为伪NM 规律， 具有较小得面积与驱动负载.kn/kp 得比例影响 C 外形与反相器L 得值 .运算伪 NM S 静态传输特性：为求 VO ,由 Vin=Vd时电流相等，M 线性， P饱与 由于输出已接近0, ut V L。伪 NMOS 设计 ：驱动管与负载管得尺寸应有一合适比例.为了减小静态功耗,驱动电流I应

23、尽可能小为了得到合理得NML， VOL=I RPD 应当小 .为了减小tPLH， L 应当大为了减小tPHL,R（ PDN）应当小。条件与条件3 冲突，所以速度快意味着较多得静态功耗与较小得噪声容量。低电平输出时伪NMO 规律得静态功耗 =V D IL（ L 为 M 饱与电流）DCV L 规律（差分串联电压开关规律）可编辑资料 - - - 欢迎下载精品名师归纳总结学习资料 名师精选 - - - - - - - - - -第 8 页，共 12 页 - - - - - - - - - -可编辑资料 - - - 欢迎下载精品名师归纳总结资料word 精心总结归纳 - - - - - - - - -

24、- - -互补 N OS下拉，交叉连接OS上拉。每个输入以互补形式,同时自身也产生互补输出.原理 :设初始时 ut 1,，就 M1 开， M2 关。当 DN1 开,PDN2 关,第一 ou被下拉，使得 M 开， 进而被上拉 ,从而 M1 关 .稳固状态 ,任何一边得 N 与相应得 PMOS 负载不会同时导通，反馈机制保证在不需要负载时将其关闭 ,但就是这一电路仍旧就是有比得 。特点 ：同时要求正反输入，面积大,但在要求互补输出或者两个PDN 能够共享时比较有利。比通常得C OS规律慢 ,由于反馈作用有滞后现象。完全排除静态电流,无静态功耗 ,但有较大得翻转过渡电流（翻转器件 MO 与 P N

25、会同时导通一段时间，产生一条短路路径，动态功耗大。共享 DN 得例子 :XOR X OR 门，节约了个管子。、 传输管规律传输管 ：与前两种规律输入只驱动栅极不同，传输管答应输入驱动栅极与漏极来削减实现规律所需要得晶体管个数。阈值缺失 : M S 传弱 1,强 0;P OS传弱，强1。由于要在管子导通时保证不进入截止区, sn g-V =Vdd Vt,Vs Vg+Vt=Vt。传输管得输出不能做后级传输管得栅，防止多次阈值缺失 。CMOS 传输门 :NMO 、 PM 漏源接在一起,栅极接反相掌握电压。为了保证导电沟道与衬底得隔离,NM S衬底必需接的，PMO衬底必需接VDD.为了获得较快传输速度

26、，要求D 较大，即需要增大宽长比.特点 :NOS 传输低电平好,PMO传输高电平好，CM S 传输门使用NMOS、 M S 互补性能获得了比单个传输管更好得性能,更接近抱负开关。传输管规律:一个输入做开关掌握。开关网络+缓冲器，结构简洁，速度快。并且抱负开关 具有低导通电阻与低寄生电容。但有阈值缺失 ,且会引起下一级静态功耗。例： =AB,o t=。开关供应B=时得低阻通路，保证这就是静态电路。由于0 时 =0，所以下面通路选用MOS。但上方通路无论使用M S 仍就是 P O都会有阈值缺失.互补传输管规律CP ：互补数据输入.由于每个信号得两种极性都存在，免去余外反相器。传输管规律阈值缺失得解

27、决方法 :电平复原晶体管优点：使用全部电平不就是在VDD 就就是在 ND,因而排除了静态功耗缺点： 在 NM S 下拉 X 时电路变为有比规律,由于复原管试图上拉X.并且增加了节点电容，减慢了这个门得速度.改用传输门规律:将有阈值缺失得管子替换为传输门.传输门规律T） :设计思路类似传输管规律,但使用传输门替换显现阈值缺失得传输管.可编辑资料 - - - 欢迎下载精品名师归纳总结学习资料 名师精选 - - - - - - - - - -第 9 页，共 12 页 - - - - - - - - - -可编辑资料 - - - 欢迎下载精品名师归纳总结资料word 精心总结归纳 - - - - -

28、- - - - - - -常见电路：多路开关.异或门 B=时反相器工作，B=时传输门导通）传输门、传输管规律小结传输管优点 : 寄生电容小 ,速度快缺点 :阈值缺失 ,噪声容限差，会引起下一级静态功耗,导通电阻随电压转变。传输门优点 ：无阈值缺失，导通电阻不变缺点 :必需供应正反信号，版图设计复杂度大,电容大。设计时都要遵循“低阻”原就 ，任何时候输出都通过低阻路径连到DD 或 ND。电平复原电路：可以克服传输管阈值缺失，可以排除静态功耗。在 NMOS 下拉 或 PMO上拉）时属于有比电路，要考虑尺寸。增加了内部节点电容，降低了门速度。复原晶体管得导通会加速OS上拉 或 OS下拉），减小了输出

29、得下降（或上升时间）.二、 动态电路 ：将信号值暂存在高阻抗电路节点得电容上。1、预充电 -求值 动态 O电路： 类似伪 MO 电路 ,使用一个规律块实现规律功能，把另一个规律块用单个OS 管替代。 不同得就是负载管不就是常开得，而就是 受时钟信号掌握，且 规律块也加入了时钟掌握，就是 无比电路 。一旦动态门得输出被放电，它直到下一次预充电前都不会再回到高电平。2、动态门特点:优点 :晶体管数目少全摆幅输出（ VOH=VDD， VOL=GN）无比规律可编辑资料 - - - 欢迎下载精品名师归纳总结学习资料 名师精选 - - - - - - - - - -第 10 页，共 12 页 - - -

30、- - - - - - -可编辑资料 - - - 欢迎下载精品名师归纳总结资料word 精心总结归纳 - - - - - - - - - - - -寄生电容小，且P得电流都用来给CL放电，所以开关速度快总功耗比静态互补C OS高（较高得翻转概率与额外得时钟负载,比伪 NMOS 功耗低（V D与 D 之间无静态电流与短路电流。缺点 :输入信号超过Vtn ， PDN 便开头工作 ,因此 VM 、V L、VIH 都为 tn噪声容限 NML 小，对噪声敏锐对漏电敏锐 如加入反馈管,就在求值阶段变为有比规律有电荷共享问题预充电时得不真实输出影响下级电路需要时钟信号掌握，设计复杂3、动态设计中得问题:漏电

31、 ：主要来源于亚阈值漏电解决方法 :电平保持晶体管或反馈管 电荷共享 ：输入信号在求值阶段变化,可能引起电荷共享问题。如：预充电时A=0，C未 充电 ,VA=0,VO =VD，而在求值阶段A 1，就 CL 储备得电荷在与CA 间再安排（共享），降低了牢靠性.解决方法 :加入 预充电管对内部节点预充电，充电得晶体管受时钟驱动 。代价就是增加了面积与功耗。背栅耦合 ：时钟馈通 ：在输出 ut 与时钟 c k 间得栅漏电容导致输出超过VD。时钟得快速上升沿下降沿 耦合到输出 t。、动态规律门得级联:富 N OS求值阶段只答应输入有 0 1 得转变或者保持 0 不变，不答应有得转变 富PMO求值阶段不

32、答应有 1 得转变）。所以 不能使用富 NMOS（或富 PMOS）直接级联， 由于预充电得高电平可以使下一级得 N OS导通而造成误放电 ,破坏正常输出 .解决方法 :富 NM S 与富 PMOS 交替级联可编辑资料 - - - 欢迎下载精品名师归纳总结学习资料 名师精选 - - - - - - - - - -第 11 页，共 12 页 - - - - - - - - - -可编辑资料 - - - 欢迎下载精品名师归纳总结资料word 精心总结归纳 - - - - - - - - - - - -留意： 时钟信号相反静态反相器隔离，即实行 多米诺电路 。每个输出都只有1 0 得转变 或者保持 1 不变 。特点：提高了输出驱动才能,也解决了动态电路不能直接级联得问题。输出不带非规律。速度特别快：静态反相器可以设置得不对称。输入电容减小,较小得规律努力。 5、多输出多米诺电路不仅将整个规律块结果经反相器输出,仍可以将其中子模块得结果也经反相器输出.留意 : 每个输出节点都有预充电管。6、时钟信号得设计:时钟信号最高频率受充、放电时间限制，最低频率受储备电荷保持时间限制。可编辑资料 - - - 欢迎下载精品名师归纳总结学习资料 名师精选 - - - - - - - - - -第 12 页，共 12 页 - - - - - - - - - -可编辑资料 - - - 欢迎下载