《EDA技术与应用》A卷及答案(共7页).doc

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1、精选优质文档-倾情为你奉上汕头大学成人教育学院二0一0年春季学期期末考试试卷 试卷编号：A卷 闭卷课程名称：EDA技术与应用 班级专业： 姓名： 学号: 一、 填空题（20分,每小题1分）1. VHDL的中文名称是_超高速集成电路硬件描述语言_。2. 用EDA技术进行电子系统设计的目标是最终完成 asic_ 的设计与实现。3. 可编程器件分为 fpga_ 和 _cpld_ 。4. 标准逻辑位数据类型常用的数值有 _1_ 、 _0_ 、 _z_ 等。5. 在VHDL语言中可以使用的数据类型有： _位_ 、 _标准逻辑位_、 _布尔_。6. 完整的条件语句将产生 _组合_ 电路，不完整的条件语句将

2、产生 _时序_ 电路。7. 信号的赋值符号为 = _ 变量的赋值符号为 =_ 。 8. 随着EDA技术的不断完善与成熟， _自顶向下_的设计方法更多的被应用于VHDL设计当中。9. EDA设计过程中的仿真有三种，它们是_行为_ 仿真、 _逻辑_ 仿真和 _时序_ 仿真。10. 目前国际上较大的PLD器件制造公司有 _altera_ 和 _xilinx_ 公司。二、简答题（20分,每小题4分）1、与HDL文本输入法相比较，原理图输入法有何优点？2、写出结构体的一般语言格式并说明其作用3、信号和变量的区别？ 4、写出PROCESS语句结构的一般表达格式。5、写出五种以上的VHDL的预定义数据类型。

3、三、程序注解（20分,每空1分）library ieee; _ use ieee.std_logic_1164.all; _ ENTITY aa1 is _ _ port(a,b,s:in bit; _ end aa1; _ architecture one of aa1 is _ y=a when s=0 else b; _ end one; _ _ 逻辑功能： _ signal s1 : bit ; _ begin _ process (clk，d) _ begin if (clk = 1) _ then _ s1 = d; _ end if; _ q = s1 ; _ end proce

4、ss; _ end bo; _ 逻辑功能： _ 四、VHDL语言编程题（1、2小题10分，3小题20分）1、编写一个D触发器的硬件描述语言程序，要求实现上升沿触发。2设计一个带有复位控制端和时钟使能控制端的10进制计数器。 3、下图是4选1多路选择器，试分别用IF_THEN语句或CASE语句的表达方式写出此电路的VHDL程序。选择控制的信号s1和s0的数据类型为STD_LOGIC_VECTOR；当s1=0，s0=0；s1=0，s0=1；s1=1，s0=0和s1=1，s0=1分别执行y=a、y=b、y=c、y=d。 EDA技术与应用A卷答案：一、 填空题（20分,每小题1分）1、 超高速集成电路

5、硬件描述语言 2、 ASIC 3、 FPGA 和 CPLD 。4、 1 、 0 、 z 5、 位 、 标准逻辑位、 布尔。6、 组合 ， 时序 7、 = = 。 8、 自顶向下9、 行为 、 逻辑 和 时序 10、 Altera 和 Xilinx 二、简答题（20分,每小题4分）1、与HDL文本输入法相比较，原理图输入法有何优点？设计者不需增加新的相关知识，如HDL等。输入方法与用protel作图相似，设计过程形象直观， 适合初学者入门。对于较小的电路模型，其结构与实际电路十分接近， 设计者易于把握电路全局（适合设计小型数字电路）。设计方式接近于底层电路布局，因此易于控制逻辑资源的耗用，节省面

6、积。2、写出结构体的一般语言格式并说明其作用ARCHITECTURE 结构体名 OF 实体名 IS 说明语句BEGIN 功能描述语句END ARCHITECTURE 结构体名;结构体用于描述电路器件的内部逻辑功能或电路结构。使用的语句有顺序语句和并行语句。3、信号和变量的区别？信号赋值至少有延时，而变量赋值没有延时。信号除当前值外有许多相关的信息，而变量只有当前值。进程对信号敏感而对变量不敏感信号可以是多个进程的全局信号；而变量只在定义它们的顺序域可见。信号是硬件中连线的抽象描述，它们的功能是保存变化的数据和连接子元件，信号在元件的端口连接元件。变量在硬件中没有类似的对应关系，它们用于硬件特性

7、的高层次建模所需要的计算中。信号赋值和变量赋值分别使用不同的赋值符号“=”和“：=”，信号类型和变量类型可以完全一致，也允许两者之间相互赋值，但要保证两者的类型相同。 4、写出PROCESS语句结构的一般表达格式。进程标号: PROCESS ( 敏感信号参数表 ) IS 进程说明部分 BEGIN 顺序描述语句 END PROCESS 进程标号;5、写出五种以上的VHDL的预定义数据类型。布尔(BOOLEAN)数据类型、位(BIT)数据类型、位矢量(BIT_VECTOR)数据类型字符(CHARACTER)数据类型、整数(INTEGER)数据类型、实数(REAL)数据类型字符串(STRING)数据

8、类型、时间(TIME)数据类型三、程序注解（20分,每空1分）library ieee; 定义元件库 use ieee.std_logic_1164.all; 使用ieee库中 ENTITY aa1 is 定义实体 _ port(a,b,s:in bit; a，b，s为输入端口，数据类型bit end aa1; 实体描述结束 architecture one of aa1 is 定义结构体 y=a when s=0 else b; 当S=0时 y=a，否则等b end one; 结构体描述结束 逻辑功能： 2选1选择器 signal s1 : bit ; 定义信号s1 begin 结构体描述开

9、始 process (clk，d) 进程语句 begin if (clk = 1) 判断高电平 then 不完整条件语句 s1 = d; d向信号赋值 end if; if语句结束 q = s1 ; 信号s1 向q赋值 end process; 进程语句结束 end bo; 结构体描述结束 逻辑功能： 锁存器描述 四、VHDL语言编程题（1、2小题10分，3小题20分）1、编写一个D触发器的硬件描述语言程序，要求实现上升沿触发。Entity dff_a isport (clk, d : in bit; q : out bit);end dff_a;architecture body of df

10、f_a issignal q1 : bit ;beginprocess (clk)begin if clk=0 AND clklast_value=1 then q1 = d; end if; q 0) ; -计数器复位 ELSIF CLKEVENT AND CLK=1 THEN -检测时钟上升沿 IF EN = 1 THEN -检测是否允许计数 IF CQI 0);-大于9，计数值清零 END IF; END IF; END IF; IF CQI = 1001 THEN COUT = 1; -计数大于9，输出进位信号 ELSE COUT = 0; END IF; CQ = CQI; -将计数

11、值向端口输出 END PROCESS;END behav;3、下图是4选1多路选择器，试分别用IF_THEN语句或CASE语句的表达方式写出此电路的VHDL程序。选择控制的信号s1和s0的数据类型为STD_LOGIC_VECTOR；当s1=0，s0=0；s1=0，s0=1；s1=1，s0=0和s1=1，s0=1分别执行y=a、y=b、y=c、y=d。 LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;ENTITY mux4 ISPORT( a,b,c,d:IN STD_LOGIC_VECTOR(3 DOWNTO 0); S0，S1:IN STD_LOGIC_VECTOR(1 DOWNTO 0); Y:OUT STD_LOGIC_VECTOR(3 DOWNTO 0);END mux4;ARCHITECTURE behave OF mux4 ISBEGIN Mux4:PROCESS(a,b,c,d)BEGIN IF s=00 THEN y=a; ELSIF s=01 THEN y=b; ELSIF s=10 THEN y=c; ELSE y=d; END IF;END process mux4;END behave; 专心-专注-专业