硬布线控制器设计与调试课程设计(共17页).doc

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1、精选优质文档-倾情为你奉上成绩 中国农业大学 课程设计报告 （2015-2016学年夏季学期）设计题目： 硬布线控制器设计与调试 课程名称： 计算机组成原理课程设计 任课教师： 黄岚 班级： 计算机141 学号： 姓名： 目录一、课程设计简述：31.教学目的：32.课设任务：33.实验设备简介：33.1、TEC4-A计算机组成原理实验系统133.2、万用表53.3、PC机5二、总体设计思路：51.指令系统：52.数据通路：63.硬布线控制器的设计原理：7三、设计与调试方案：71.设计步骤：71.1.根据数据通路得出指令周期流程图71.2.根据指令流程图将微信号的输出条件列出：101.3.根据微

2、信号的输出条件写用ABEL语言表示的布尔表达式：112.调试步骤：14四、验证性实验：141.课程设计要求的基础实验：14预置寄存器及存储单元内容：14程序代码：14执行结果：152.自备的检验性实验：15预置寄存器及存储单元内容：15程序代码：15执行结果：15五、课程设计中遇到的问题及体会：16参考文献：16硬布线控制器的设计与调试课程设计报告一、 课程设计简述：1. 教学目的：1) 融会贯通计算机组成原理课程和计算机系统结构课程的内容，通过知识的综合运用，加深对计算机系统各模块的工作原理及相互联系的认识，特别是对硬布线控制器的认识。2) 学习运用ISP（在系统编程）技术进行设计和调试的基

3、本步骤和方法，熟悉集成开发软件中设计调试工具的使用，体会ISP技术相对于传统开发技术的优点。3) 培养科学研究的独立工作能力，取得工程设计与组装调试的实践经验。2. 课设任务：1) 按给定的数据格式和指令系统，在所提供的器件范围内，设计一台硬布线控制器控制的模型计算机。2) 根据设计图纸，在通用实验台上进行组装，并调试成功。3) 在组装调试成功的基础上，整理出设计图纸和其他文件，包括：A. 总框图（数据通路图）；B. 硬布线控制器逻辑模块图；C. 模块ABEL语言源程序（如果有的话）；D. 硬布线控制流程图；E. 元件排列图；F. 设计说明书； G. 调试小结。3. 实验设备简介：3.1、 T

4、EC4-A计算机组成原理实验系统1实验的主体设备，为课程设计提供了硬件基础；所有硬布线控制器及指令系统的设计和实现都基于该仪器的数据通路。现对该仪器简介如下：A. TEC一4计算机组成原理实验系统特点:1) 计算机模型简单、实用，运算器数据通路、控制器、控制台各部分划分清晰。2) 计算机模型采用了数据总线和指令总线双总线体制，能够实现流水控制。3) 控制器有微程序控制器或者硬布线控制器两种类型，每种类型又有流水和非流水两种方案。4) 实验台上包括了I片在系统编程芯片ispLSI1032，学生可用它实现硬布线控制器。5) 该系统能做运算器组成、双端口存储器、数据通路、微程序控制器、中断、CPU组

5、成与机器指令执行、流水微程序控制器、硬布线控制器、流水硬布线控制器等多种实验。电源部分采用模块电源，重量轻，具有抗电源对地短路能力。B. TEC一4计算机组成原理实验系统的组成：1) 控制台2) 数据通路3) 控制器4) 用户自选器件试验区5) 时序电路6) 电源部分C. TEC一4计算机组成原理实验系统信号标志及其作用信号作用LDIR(CER)为1时，允许对IR加载，此信号也可用于作为双端口存储器右端口选择CERLDPC(LDR4)为1时，允许对程序计数器PC加载，此信号也可用于作为R4的加载允许信号LDR4。PCADD为l时，进行PC+D操作。PCINC为l时，进行PC+l操作M4当M4=

6、1时，R4从数据总线DBUS接收数据;当M4=0时，R4从指令寄存器IR接收数据LDIAR为1时，对中断地址寄存器IAR加载LDAR1(LDAR2)为1时，允许对地址寄存器AR1加载，此信号也可用于作为允许对地址寄存器AR2加载。AR1INC为1时，允许进行ARl+l操作M3当M3=1时，AR2从数据总线DBUS接收数据;当M3=0时，AR2从程序计数器儿接收数据LDER为l时，允许对暂存寄存器ER加载。IARBUS#低有效，为0时将中断地址寄存器IAR送数据总线DBUS。SW_BUS#低有效，为0时将控制台开关SW7一SW0送数据总线DBUS。RS_BUS#低有效，为0时将寄存器堆RF的B端

7、口送数据总线DBUSALU_BUS为l时，将ALU中的运算结果送数据总线DBUSCEL#低有效，为0时允许双端口存储器左端口进行读、写操作LRW当LRW=l且CEL#=0时，双端口存储器左端口进行读操作;LRW=0且CEL#=0时，双端口存储器左端口进行写操作WRD为l时，允许对寄存器堆RF进行写操作LDDRl(LDDR2)为1时允许对操作数寄存器DRl加载。此信号也可用于作为对操作数寄存器DR2加载M1(M2)当M1=1时，操作数寄存器DR1从数据总线DBUS接收数据;当M1=0时，操作数寄存器DRl从寄存器堆RF接收数据。此信号也可用于作为操作数寄存器DR2的数据来源选择信号S2、Sl、S

8、0选择运算器ALU的运算类型TJ暂停微程序运行D. TEC一4计算机组成原理实验系统运算器功能表：选 择操 作S2S1S0000A & B001A & A（直通）010A + B011A - B100A(低4位) X B(低4位)3.2、 万用表在调试阶段用于测量各个信号是否有效。3.3、 PC机用于运行设计自动化软件作设计、编程和下载使用。二、 总体设计思路：1. 指令系统：为完成本次课程设计的内容要求、简化控制信号逻辑表达式，使用的指令系统及相应的编码如下：机器指令名称助记符功能指令格式R7 R6 R5 R4R3 R2R1 R0加法ADD Rd,RsRd+Rs-Rd0 0 0 0RS1 R

9、S0RD1 RD0减法SUB Rd,RsRd-Rs-Rd0 0 0 1RS1 RS0RD1 RD0乘法MUL Rd,RsRd*Rs-Rd0 0 1 0RS1 RS0RD1 RD0逻辑与AND Rd,RsRd&Rs-Rd0 0 1 1RS1 RS0RD1 RD0存数STA Rd,RsRd-Rs0 1 0 0RS1 RS0RD1 RD0取数LDA Rd,RsRs-Rd0 1 0 1RS1 RS0RD1 RD0无条件转移JMP RsRs-PC1 0 0 0RS1 RS0X X条件转移JC D若C=1则PC+D-PC1 0 0 1D3 D2D1 D0停机STP暂停运行0 1 1 0X XX X控制台指

10、令SWCSWBSWA工作方式000PR，启动程序001KRD，读取端口存储器010KWE，写双端口存储器011KLD，加载寄存器堆100KRR，读寄存器堆2. 数据通路：根据TEC4-A模型计算机介绍得数据通路如下：3. 硬布线控制器的设计原理2：硬布线控制器把控制部件看作生产专门固定时序控制信号的逻辑电路，且此种逻辑电路以使用最少原件 具体到本课程设计，即为减少ABEL逻辑表达式项数和取得最高操作速度为设计目标。硬布线控制器可视为一种由门电路和触发器构成的复杂树形逻辑结构，当其执行不同的机器指令时，通过激活一系列彼此很不相同的控制信号来实现对指令的解释。一般来说，该逻辑网络的输入信号来源有三

11、个：A.来自指令操作码 本例中为指令的高4位IR7IR4 B.来自执行部件反馈信息 本例中为进位标志C C.来自时序产生器的时序信号 本例中为W4W1及T4T1，但T4T1均直接与数据通路相连，因此只以T1作为输入信号、作用于判定是否将ST置1。而逻辑网络的输出便是微操作控制信号。因此在硬布线控制器中，每一个控制信号都可由以输入信号为变量的布尔表达式来确定。三、 设计与调试方案：1. 设计步骤：1.1. 根据数据通路得出指令周期流程图见下页：专心-专注-专业ST=1ST=0SW_BUS#M4=1LDR4LDPCSW_BUS#LDAR1TJSST0RS_BUS#TJSW_BUS#LDAR1SST

12、0AR1_INCWRDTJAR1_INCTJSW_BUS#LDAR1M3=1LDAR2TJSST0SW_BUS#LDAR1M3=1LDAR2TJSST0W4SW_BUS#LDERW3W2W1CERLDIRSKIPCERLDIRTJSW_BUS#CEL#LRW=0SW_BUS#CEL#LRW=0SKIPSKIPSKIPSKIPSKIPCEL#LRW=1TJSKIPSKIPSW_BUS#CEL#LRW=0KRDPRKLDKWEKRDKRRKRRKLDKWEADDW4W3WRDALU=A*BALU_BUSLDERALU=A-BALU_BUSLDERALU=A+BALU_BUSLDERCEL#LRW=

13、1LDERALU=A&BALU_BUSLDERC=0C=1ALU=AALU_BUSCEL#LRW=0M4=0LDR4PC_ADDLDPCRS_BUS#M4=1LDR4LDPCTJW2W1M1=0LDDR1M2=0LDDR2M2=0LDDR2RS_BUS#LDAR1 SKIPRS_BUS#LDAR1SKIPSKIPM1=0LDDR1M2=0LDDR2M1=0LDDR1M2=0LDDR2M1=0LDDR1M2=0LDDR2SKIPM3=0LDAR2CERLDIRPC_INCJMPSTALDAMULSUBJCANDSTPPR&ST=11.2. 根据指令流程图将微信号的输出条件列出：控制台标志ST=0

14、ST=1二进制编码0100000100100011000010011010101111001000微命令指令KRRKRDKWEKLDPRKRDKWEKLDKRRPRALU_BUSAR1_INCW4W4CEL#W1W1W1W1CERW2W2LDAR1W4W4W4W4LDAR2W4W4LDDR1LDDR2LDERW3LDIRW2W2LDPCW4LDR4W4LRWW1M1M2M3W4W4M4W4PC_INCPC_ADDRS_BUS#W4S0S1S2SW_BUS#W4W4W4W4W4W1W1/W3W1SKIPW1W1W1W1W1W1W1W2TJW4W4W4W1W4W2/W4W4WRDW4SST0W4W

15、4W4W4W4控制台标志ST=1二进制编码000000000010010001101010100100010010110微命令指令PR2ADDSUBMULANDLDASTAJMPJCSTPALU_BUSW3W3W3W3W4AR1_INCCEL#W3W4CERW1LDAR1W2W2LDAR2W1LDDR1W2W2W2W2LDDR2W2W2W2W2W2LDERW3W3W3W3W3LDIRW1LDPCW4W4&CLDR4W4W4&CLRWW3(1)M1M2M3M4W4PC_INCW1PC_ADDW4&CRS_BUS#W2W2W4S0W3(0)W3(1)W3(0)W3(0)W4S1W3(1)W3(1)

16、W3(0)W3(0)S2W3(0)W3(0)W3(1)W3(0)SW_BUS#SKIPW2W2W2W2TJW4WRDW4W4W4W4W4SST01.3. 根据微信号的输出条件写用ABEL语言表示的布尔表达式：ABEL代码如下：MODULE ProjectTITLE hard-wired control unitINPUTCLR PIN 3;CLR=CLR# MF,T1,W1,W2,W3,W4 PIN 5.10;IR4,IR5,IR6,IR7 PIN 12.15;SWC,SWB,SWA,C PIN 16,26.28;OUTPUTMF1,SST0 NODE ISTYPE COM;RUN,ST0 N

17、ODE ISTYPE REG;LDIR,LDPC,PC_ADD,M4,PC_INC PIN 30.34 ISTYPE COM; LDAR2,AR1_INC,M3,CEL,LRW,LDAR1, M1 PIN 35.41 ISTYPE COM;LDER,SW_BUS,RS_BUS,WRD PIN 45.48 ISTYPE COM;RS_BUS=RS_BUS#,SW_BUS=SW_BUS#,CEL=CEL#LDDR2,LDDR1 ,S2,S1,S0,ALU_BUS PIN 51.56 ISTYPE COM;TJ,SKIP PIN 69,70 ISTYPE COM;CLK = .C.;EQUATION

18、SMF1 = !CLR & MF # T1;RUN := CLR & !ST0 # CLR & RUN;RUN.CLK = MF1; SST0 = !ST0 & RUN & W4;ST0 := CLR & SST0 # CLR & ST0;ST0.CLK = MF1;LDIR = ST0 & !SWC & !SWB & !SWA & W1# ST0 & !SWC & SWB & SWA & W2# ST0 & SWC & !SWB & !SWA & W2;SKIP = !ST0 & !SWC & !SWB & !SWA & W1# !ST0 & !SWC & !SWB & SWA & W1#

19、!ST0 & !SWC & SWB & !SWA & W1# !ST0 & !SWC & SWB & SWA & W1# !ST0 & SWC & !SWB & !SWA & W1# ST0 & !SWC & !SWB & SWA & W1# ST0 & !SWC & SWB & !SWA & W1# ST0 & SWC & !SWB & !SWA & W2# ST0 & !SWC & !SWB & !SWA & !IR7 & IR6 & !IR5 & !IR4 & W2# ST0 & !SWC & !SWB & !SWA & IR7 & !IR6 & !IR5 & !IR4 & W2# ST

20、0 & !SWC & !SWB & !SWA & IR7 & !IR6 & !IR5 & IR4 & W2# ST0 & !SWC & !SWB & !SWA & !IR7 & IR6 & IR5 & !IR4 & W2;LDPC= !ST0 & !SWC & !SWB & !SWA & W4# ST0 & !SWC & !SWB & !SWA & IR7 & !IR6 & !IR5 & !IR4 & W4# ST0 & !SWC & !SWB & !SWA & IR7 & !IR6 & !IR5 & IR4 & W4 & C;PC_ADD= ST0 & !SWC & !SWB & !SWA

21、& IR7 & !IR6 & !IR5 & IR4 & W4 & C# ST0 & !SWC & !SWB & !SWA & IR7 & !IR6 & !IR5 & !IR4 & W4;M4= !ST0 & !SWC & !SWB & !SWA & W4# ST0 & !SWC & !SWB & !SWA & IR7 & !IR6 & !IR5 & !IR4 & W4;LDAR1= !ST0 & !SWC & !SWB & SWA & W4# !ST0 & !SWC & SWB & !SWA & W4 # !ST0 & !SWC & SWB & SWA & W4# !ST0 & SWC & !

22、SWB & !SWA & W4# ST0 & !SWC & !SWB & !SWA & !IR7 & IR6 & !IR5 & W2;AR1_INC= ST0 & !SWC & !SWB & SWA & W4# ST0 & !SWC & SWB & !SWA & W4;M3= !ST0 & !SWC & SWB & SWA & W4# !ST0 & SWC & !SWB & !SWA & W4;CEL= !(ST0 & !SWC & SWB & W1# ST0 & !SWC & !SWB & SWA & W1# ST0 & SWC & !SWB & !SWA & W1# ST0 & !SWC

23、& !SWB & !SWA & !IR7 & IR6 & !IR5 & !IR4 & W4# ST0 & !SWC & !SWB & !SWA & !IR7 & IR6 & !IR5 & IR4 & W3);LRW= ST0 & !SWC & !SWB & SWA & W1# ST0 & !SWC & !SWB & !SWA & !IR7 & IR6 & !IR5 & IR4 & W3;LDER= ST0 & !SWC & SWB & SWA & W3# ST0 & SWC & !SWB & !SWA & W2# ST0 & !SWC & !SWB & !SWA & !IR7 & !IR6 &

24、 W3# ST0 & !SWC & !SWB & !SWA & !IR7 & IR6 & !IR5 & IR4 & W3;SW_BUS= !(!ST0 & !SWC & W4# !ST0 & SWC & !SWB & !SWA & W4 # ST0 & !SWC & SWB & W1# ST0 & SWC & !SWB & !SWA & W1# ST0 & !SWC & SWB & SWA & W3);RS_BUS= !(ST0 & SWC & !SWB & !SWA & W4# ST0 & !SWC & !SWB & !SWA & !IR7 & IR6 & !IR5 & W2# ST0 &

25、!SWC & !SWB & !SWA & IR7 & !IR6 & !IR5 & !IR4 & W4);WRD= ST0 & !SWC & SWB & SWA & W4# ST0 & !SWC & !SWB & !SWA & !IR7 & !IR6 & W4# ST0 & !SWC & !SWB & !SWA & !IR7 & IR6 & !IR5 & IR4 & W4;LDDR1= ST0 & !SWC & !SWB & !SWA & !IR7 & !IR6 & W2;LDDR2= ST0 & !SWC & !SWB & !SWA & !IR7 & !IR6 & W2# ST0 & !SWC

26、 & !SWB & !SWA & !IR7 & IR6 & !IR5 & !IR4 & W2;S2= ST0 & !SWA & !SWB & !SWC & !IR7 & !IR6 & IR5 & !IR4 & W3;S1= ST0 & !SWA & !SWB & !SWC & !IR7 & !IR6 & !IR5 & W3;S0= ST0 & !SWA & !SWB & !SWC & !IR7 & !IR6 & !IR5 & IR4 & W3 # ST0 & !SWA & !SWB & !SWC & !IR7 & IR6 & !IR5 & !IR4 & W4;ALU_BUS= ST0 & !S

27、WC & !SWB & !SWA & !IR7 & !IR6 & W3# ST0 & !SWA & !SWB & !SWC & !IR7 & IR6 & !IR5 & !IR4 & W4;TJ= !ST0 & !SWC & SWB & W4# !ST0 & SWC & !SWB & !SWA & W4 # ST0 & !SWC & !SWB & SWA & W1# ST0 & !SWC & SWB & !SWA & W4# ST0 & !SWC & SWB & SWA & W2# ST0 & !SWC & SWB & SWA & W4# ST0 & SWC & !SWB & !SWA & W4

28、 # ST0 & !SWA & !SWB & !SWC & !IR7 & IR6 & IR5 & !IR4 & W4;LDAR2= !ST0 & !SWC & SWB & SWA & W4# !ST0 & SWC & !SWB & !SWA & W4# ST0 & !SWC & !SWB & !SWA & W1;PC_INC= ST0 & !SWC & !SWB & !SWA & W1;END2. 调试步骤：试运行硬布线模拟计算机时，若出现错误，则通过如下步骤查错：1. 将模拟计算机运行方式由连续运行 DP,DB,DZ=0改为单拍运行 DP=1,DB,DZ=0）；2. 使用万用表测量控制信号，

29、判断模拟计算机数据通路微控制信号是否与指令周期流程图中相应节拍应有信号相同；3. 若2中有微信号与流程框图不同：a) 测量控制器端信号是否正常，判断是否为连线出问题b) 检查相应微信号的ABEL逻辑语句是否出现问题4. 若2中微信号与流程框图均相同且3中未检查出错误，根据数据通路判断是否为流程框图出现问题。四、 验证性实验：1. 课程设计要求的基础实验：因实验操作步骤与计组实验中【实验五、CPU组成与机器指令执行实验】相同，故具体操作不再赘述，现将过程概述如下：预置寄存器及存储单元内容：R2-60HR3-61H(60H)-83H(61H)-24H程序代码：符号语言机器语言LDA R0,R2(0

30、0H)58HLDA R1,R3(01H)5DHADD R0,R1(02H)04HSTP(03H)60H执行结果：R0-A7HR1-24HR2-60HR3-61H2. 自备的检验性实验：注意到若只按原实验五要求进行验证性实验，将有多个指令的正确性存疑，因此本组设计了如下检验性实验，力争覆盖所有指令：预置寄存器及存储单元内容：R2-60HR3-61H(60H)-FFH(61H)-01H程序代码：符号语言机器语言LDA R0,R2(00H)58HLDA R1,R3(01H)5DHADD R0,R1(02H)04HJC 06H(03H)96HAND R0,R1(04H)34HSTP(05H)60HSU

31、B R0,R2(R0=A0H)(0AH)18HSTA R1,R2(0BH)45HSTP(0CH)60H执行结果：R0-A0HR1-01HR2-60HR3-61H(60H)-01H五、 课程设计中遇到的问题及体会：本次实验主要涉及计算机组成原理中与硬布线控制器及数据通路有关的知识点，并没有特别大的理论难度；而在设计角度上，由于老师给出了ST切换的方法，实现了控制台命令中节拍循环执行的问题，大大减少了设计上的困难。因此，本次课设最大的难点反而是能否是细心地完成每一项伪指令的布尔表达式。在验证硬连线控制器设计是否正确的过程中，由于粗心地将取指周期（W1）中的M3=0的情况用布尔表达式误写为M3=1，导致AR2无法选中PC，所有的指令均无法执行，浪费了很多时间。作为计算机系的学生，正因为我们所有的工作容错性都很低，所以更需要加倍得细心，每一个细节都可能会成为限制我们发展上限的潜在敌人。参考文献：1. TEC4模型计算机介绍.Z.北京2. 白中英.计算机组成原理（第五版立体化教材）M.北京.科学出版社: 2013