基于FPGA的全数字锁相环设计(毕业设计)(共40页).doc

《基于FPGA的全数字锁相环设计(毕业设计)(共40页).doc》由会员分享，可在线阅读，更多相关《基于FPGA的全数字锁相环设计(毕业设计)(共40页).doc（40页珍藏版）》请在淘文阁 - 分享文档赚钱的网站上搜索。

1、精选优质文档-倾情为你奉上 毕 业 设 计（论文）中文题目基于FPGA的全数字锁相环设计英文题目The design of DPLL based on FPGA 系 别：年级专业：姓 名：学 号：指导教师：职 称：2012 年 5 月 15 日毕业设计（论文）诚信声明书本人郑重声明：在毕业设计（论文）工作中严格遵守学校有关规定，恪守学术规范；我所提交的毕业设计（论文）是本人在 指导教师的指导下独立研究、撰写的成果，设计（论文）中所引用他人的文字、研究成果，均已在设计（论文）中加以说明；在本人的毕业设计（论文）中未剽窃、抄袭他人的学术观点、思想和成果，未篡改实验数据。本设计（论文）和资料若有不实

2、之处，本人愿承担一切相关责任。学生签名： 年 月 日基于FPGA的全数字锁相环设计【摘要】本设计是设计一种二阶全数字锁相环，使用比例积分算法代替传统锁相环路系统中的环路滤波，并使用相位累加器实现数控振荡器的功能。在实际工程中所应用的锁相环无论其功能和结构有何差别，其基本结构应该都由三个基本部件（鉴相器、环路滤波器和压/数控振荡器）构成。本设计的主要任务就是沿用此基本结构，在具体实现上采用了全新的控制和实现方法来设计这三大模块。该锁相环由FPGA实现，采用Quartua II和Modelsim SE作为软件开发环境，其灵活性、速度优化和资源控制都能够更好的体现。设计调试好此系统后，需进行后期的锁

3、相环数据分析，记录分析的数据主要包括：分析锁相环系统的稳定性；分析系统的跟踪误差；通过调节比例和积分系数以调节系统稳定性和锁相速度，做好分析图表。【关键词】全数字锁相环（ADPLL），比例积分，FPGA ，环路滤波 The design of DPLL based on FPGAAbstract：The design is to design a second-order digital phase locked loop, using theproportional - integral algorithm instead of the traditional PLL loop filter

4、 and digitally controlled oscillator function of the phase accumulator. In practical engineering application of phase-locked loop, regardless of theirfunction and structure of the difference between the basic structure should consistsof three basic components (phase detector, loop filter and voltage

5、 / numerically controlled oscillator) .The main task of this design is to adopt the basic structure of the concrete realization of a new control and methods to design these three modules.The phase-locked loop implemented by the FPGA, used Quartua II and Modelsim SE as a software development environm

6、ent, its flexibility, speed optimization and control of resources to better reflect. Design and debug this system, the need for late phase-locked loop data analysis .Recording and analyzing data including :Analysis of phase-locked loop system stability; analysis of the tracking error; to adjust the

7、system stability and phase-locked speed by adjusting the proportional and integral coefficients, good analysis chart. Key Words:ADPLL，Proportional integral，FPGA，Loop filter. 目录 第一章 绪论1.1 课题背景及意义 锁相环路（PLL）是一个能使输出锁相信号频率跟踪输入被锁信号频率的闭环控制系统。1932年，DeBellescize首次公开发表了描述锁相环路工作原理的文章，但没有引起足够的重视。到了1947年，锁相环路才应用

8、到电视接收机信号的同步中去。从此，锁相环路开始得到了应用。但是，技术上存在的不足以及花费高昂的成本，主要在航天航空等高科技领域应用锁相环，同时也在部分要求精度高的测绘测量仪器及尖端通信设备用到。到了1970年，集成化电路发展迅速，各种功能多种的集成部件、集成锁相环路芯片以及专门的锁相环路的出现，为锁相环的广泛应用打下了良好的基础。至今，锁相环路普遍应用在调制解调信号、彩色电视机副载波信号提取、频率合成等。 从六十年代开始，人们开始研究数字锁相环路。开始，只是用数字化的器件代替模拟锁相环路中的一部分器件。如把模拟锁相环中的压迫振荡器（VCO）由数控振荡器（DCO）代替。此外，在模拟锁相环中集成数

9、字鉴相器也能使环路性能大大提高。 此后，出现了全数字化锁相环路。所谓全数字化1，就是采用数字鉴相器（DPD）、数字环路滤波器（DLF）、数控振荡器（DCO）全数字化的器件构成的锁相环路。当前，全数字锁相环已发展多年，相关的技术也越来越成熟。并将全数字化锁相环路应用到倍频、信号同步时钟提取以及同步载波提取等方面。 锁相环路具有很多优良的特性。它可以测量信号的相位和频率，而且精度很高；它作为一个窄带低通滤波器，可以滤波大部分的高频干扰信号，从噪声之中提取出有用的信号，能够跟踪载波；当有高稳定的振荡源时，它可以提供高而稳定的频率源。它有跟踪调制特性，可制成性能高的解调器和调制器。它有门限低的特性，对

10、模拟信号和数字信号的解调质量的改善起到了很大的作用。锁相环路的数字化，更易于集成化。集成锁相环的体积减小，成本降低，可靠性越来越强的优点在各方面更好的体现出来。 因此，研究能够嵌入系统芯片的全数字锁相环，提高环路的工作性能，具有很重要的意义。1.2 国内外相关研究状况 现今，锁相环技术的发展达到了一个新的层次。随着电子设计自动化（EDA）技术的发展，采用大量可编程器件，以硬件描述语言为设计工具来设计锁相环，把整个锁相环系统集成到芯片中，构成片内锁相环。而锁相环的性能也在稳步中不断提高。1.3 FPGA技术与Verilog HDL语言简介 FPGA是Field Programmable Gate

11、 Array的简称，即现场可编程逻辑器件，是除CPLD外的另一大类大规模可编程逻辑器件。 对其硬件的了解应注意以下5点2： （1）FPGA芯片工作电源和接入的要求。现今常用FPGA芯片所用的电平主要上有3.3V和2.5V 的TTL电平。与其它器件相接时要注意电平的转换。 （2）编程模式。常用的有JTAG模式和AS模式。在JTAG模式下编程，配置文件是下载到的配置芯片中，断电不保存。在AS模式下，配置文件是下载到FPGA中，掉电后可保持。 （3）多用途端口、专用输入口、IO口、LVDS口、全局控制口、锁相环时钟输入输出口的使用方法及电气性能。 （4）FPGA内部的嵌入式模块。 （5）配置器件。

12、面向FPGA的开发流程：（1）设计输入：主要有两种方法，一是图形输入，二是硬件描述语言文本输入；（2）综合：事实上，设计过程中的每一步都可称为一个综合环节。设计过程通常从高层次的行为描述开，以最底层的结构描述结束，每个综合步骤都是上一层次的转换；（3）布线布局（适配）（4）仿真：在编程下载前使用仿真软件对程序的结果进行模拟仿真测试，以验证程序的正确性，就称为仿真。（5）下载和硬件测试：把生成的配置文件下载到FPGA芯片进行实际的程序结果验证。 硬件描述语言HDL是EDA技术的重要组成部分，常见的HDL主要有VHDL、Verilog HDL、 ABEL、AHDL、System Verilog 和

13、SystemC。 第二章 设计方案选择论证2.1 鉴相器（DPD）程序设计实现方案 方案一：采用异或门实现鉴相3 适用于波形对称的情况，线性鉴相范围为,线性增益Kd = 2/(V/rad)。鉴相灵敏度高且易于实现，但是需要依靠信号在器件和线路中的延时来工作，而且在电路中会产生毛刺，不便在FPGA中实现。 方案二：边缘控制鉴相器实现鉴相 通过捕捉被锁信号和锁相信号的上升沿或是下降沿，进而确定被锁信号和锁相信号的超前、滞后情况以及相位差的脉冲宽度。整个鉴相过程比较复杂，对时序的处理要求很好，实现起来也不是很容易，但是能很好的避免了毛刺信号的产生，提高鉴相效率。 方案二较方案一实现起来复杂，但是能够

14、很好的提高系统的性能，综合考虑选择方案二。2.2 环路滤波器（DLF）的程序设计的实现方案 方案一：脉冲序列低通滤波计数的环路滤波器4 根据鉴相器输出的相位误差信号的脉冲宽度及超前滞后情况对一变模可逆计数器进行加减计数。当计数加达到上行阈值时，输出一个进位脉冲，当计数减达到下午阈值时，输出一个借位脉冲。进位或借位脉冲控制数控振荡器（DCO）加或减一个时钟脉冲进行控制数控振荡器的输出频率。其实现方法思维简单，易于理解，在一定频率范围，能很好的滤除信号中的高频杂波，但是其工作原理是个非线性过程，无法作合理的线性近似，这样就不能够得到这个部分的传递函数，这样也就不能推导出整个锁相系统的传递函数，给系

15、统参数的设计确定及系统性能的分析带来了不便。 方案二：采用比例-积分法的环路滤波器5 采用比例-积分方法的环路滤波器能克服上述脉冲序列低通滤波计数的方法的不足，量化地计算出锁相系统的设计参数以及评估锁相性能，从而简化数字锁相系统的设计实现；充分利用相位误差信号的特征，从而在锁相范围、跟踪速度和稳定性上获得更好的性能。综上，选择方案二。2.3 数字振荡器（DCO）的程序设计的实现方案 为了提高输出信号的频率控制精度，减小锁相环输出信号的相位抖动，选择利用小数分频方法实现的数字控制振荡器。2.4 FPGA程序设计实现方案方案一：采用Verilog HDL语言进行开发产业界Verilog比较流行，其

16、语法比较自由。Verilog HDL 已经使用了快20 年，使用者众多，也拥有有很多成熟的资源下载。 方案二：采用VHDL语言进行开发目前，高校教学主要采用VHDL，其语法比较严谨。适合于比较抽象大型的系统建模。比Verilog HDL有更高层次的描述结合自己掌握情况，选择方案一。2.5 软件设计系统时钟的选择 方案一：系统采用50M时钟 方案二：系统采用20M时钟 方案三：系统采用10M时钟 理论上系统时钟越高，对应锁相环的锁相频率范围及锁相频率上限都应该相对应的变大变高。但是通过实际的硬件下载调试，当系统时钟较高时，整个锁相环系统会出现不稳定的情况。综合锁相环的频率范围和稳定性系统最终选择

17、10M的工作时钟，即方案三。 第三章 锁相环系统介绍3.1 锁相环系统的分类及性质 锁相环系统根据其实现方法可分为模拟锁相环和数字锁相环。3.1.1 模拟锁相环 模拟锁相环把输入的锁相信号的相位与压控振荡器（VCO）输出信号的相位进行比较，得到相位误差信号，由电压来度量。之后，该误差电压经过环路滤波器进行滤波，环路滤波器输出的电压信号输入压控振荡器（VCO）控制压控振荡器的振荡频率，以逐渐减小输入的被锁信号与压控振荡器（VCO）输出信号之间的相位误差。 当环路锁定时，控制电压把压控振荡器（VCO）输出信号的频率的平均值调整到与输入信号频率的平均值完全一样，而且保持固定的相位差。对于输入信号的一

18、个周期，振荡器仅输出一个周期。3.1.2 数字锁相环 数字锁相环把周期性输入的被锁信号的相位与数控振荡器（DCO）输出信号的相位进行比较，得到相位误差的脉冲信号，其电平高低能表征两者相位的超前滞后情况，其脉冲宽度能表征两者相位误差的大小。相位误差的脉冲信号经过数字环路滤波器（DLF）滤波，得到用于控制数控振荡器（DCO）振荡脉冲个数的控制脉冲信号，进而进而对数控振荡器（DCO）输出信号的频率进行调节。数控振荡器（DCO）输出信号通过固定的分频倍数反馈回数字鉴相器（DPD）与输入被锁信号进行相位比较。进而达到频率调节作用。 数字锁相环的电路完全数字化，使用基本的门电路就能实现其锁相环的功能。因此

19、，系统只工作在“导通”和“截止”两种状态，能很好的滤除外界不必要的干扰因素。系统的可靠性大大提升。 数字锁相环的另一个突出优点是:环路部件甚至整个环路都可以直接用微处理机来模拟实现，而且可以内嵌于微处理器中作为一个功能块重复使用。3.2 锁相环的性质3.2.1 带宽 锁相环包括窄带锁相环和宽带锁相环。（1）窄带：锁相环有两个重要的特性：第一，它有很窄的带宽；第二，它能自动调节频率以达到跟跟踪信号的频率效果。很窄的带宽可以滤除大量的干扰信号，提高整个锁相系统的稳定性。 （2）宽带：当输入信号频率波动和相位波动很大时，要求锁相环应响应快速，即带宽很宽，以对振荡器的波动起到最大限度地抑制作用。3.2

20、.2 线性 锁相环系统都是非线性的系统。与线性系统的分析相比，非线性的锁相环系统分析起来极其难。3.3 锁相环的工作原理与结构 锁相环能够跟踪相位，实现输出锁相信号与输入被锁信号的同步的原因，是因为它是根据相位的变化的来调节频率的负反馈控制系统。此负反馈控制系统由鉴相器（PD）、环路滤波器（LF）和振荡器（VCO）三个主要部件组成，基本构成如图3-1。在实际生产中应用的各种功能的锁相环路，追其根本都是由此环路变化而得到的。 图3-1 锁相环路的基本组成3.3.1 鉴相器（PD） 鉴相器是比较相位装置，用来比较输入被锁信号的相位与反馈的锁相信号的相位之间相位，得到相位差。输出的电压误差信号是相位

21、误差的函数，即 正弦鉴相器如图3-2（a）所示。 （a） （b） 图3-2 正弦鉴相器模型 设乘法器的乘积系数为单位为1/V,输入被锁信号与反馈的锁相信号两者相乘，有 滤除成分之后，有误差电压的表达式如下 令 为鉴相器输出电压的最大值，则 这就是正弦鉴相特性。 3.3.2 环路滤波器（LF） 环路滤波器（LF）具有通低频，阻高频干扰噪声信号的特性，它可以起到图3-2（a）中低通滤波器的作用。环路滤波器（LF）的电路是线性的。时域上，可用一个传输因子来表示，其中表示微分算子；传递函数表示锁相环，其中复频率是；把代入就能计算出其频率响应，其数学模型可表示为图3-3。 图3-3 环路滤波器模型 RC

22、积分滤波器是最简单的低通滤波器，其传输算子 式中时间常数是，这个参数是滤波器中可调的。令代入上式，有 可见，它具有通低通，阻高频的特性，且有滞后的相位。当频率达到一定值时，分母接近零,则幅度趋于零，相位滞后接近于。3.3.3 压控振荡器（DCO） 压控振荡器（DCO）是把输入电压转换为频率输出的装置，在锁相环中作为被控振荡器，它的振荡频率的变化输入控制电压的变化而线性改变，有如下等值关系6 式中表示压控振荡器瞬时角频率；为增益系数，单位是rad/s.v。 由于压控振荡器输出的信号会反馈到鉴相器上进行鉴相，然而相位才是对鉴相器输出误差电压起作用的，而不是频率。 即 算子形式为 压控振荡器（DCO

23、）如图3-4所表示。由模型可看出，压控振荡器（DCO）的积分因子为，它的形成是由于相位与角频率的关系。压控振荡器输出的信号是相位信号，因此，压控振荡器（DCO）固有此积分作用。因此，把压控振荡器称作是锁相环路中所特有不变的积分环节。 如上所述，压控振荡器有通过调节输出信号频率从而调节鉴相器鉴相输出的相位误差信号，对它要求是：要有稳定的频率源；灵敏度的控制要高；线性区域要宽等。3.3.4 环路相位模型 由以上环路部件的模型，得到整个环路模型，如图3-4. 图3-4 锁相环路的相位模型 通过上图可知，此系统输出相位反馈到输入的相位误差自动控制系统。输入相位信号与反馈的输出相位信号进行相减，结果为误

24、差相位信号，误差相位信号经过一定的函数关系产生误差电压信号，误差电压信号经过环路滤波器的滤波作用得到控制电压，控制电压信号输入到压控振荡器调节其振荡频率，达到使振荡频率与输入信号频率相等的作用。如果输入的频率不变，在的作用下，向靠拢，当两者频率相等时，且相位误差保持一固定值，锁相环路就达到稳定工作的状态，称之为锁定。锁定之后，压控振荡器输出锁相信号的频率与输入被锁信号频率相同，两者的相位差保持在一个稳定状态。3.3.5 环路的动态方程 根据图3-4锁相环路相位模型，可以推导出锁相环路的动态方程如下 由上两式得 令环路增益 式中是误差电压的最大值，它与的乘积值是压控振荡器的最大频率偏移量 此式就

25、可以表示锁相环路。环路瞬时频差表示为。右边第一项 在固定频率输入的情况下，则就是固有频差。式中最后一项 它是瞬时相差作用下的误差电压瞬时值。 是误差电压信号经环路滤波器滤波之后加到压控振荡器上的控制电压的瞬时值。 是控制电压 加至压控振荡器所引起振荡频率相对于自由振荡频率的频差。可以解出稳态相差 第四章 锁相环系统的软件设计及仿真4.1 系统软件设计要求 （1）设计一种二阶全数字锁相环，其基本结构应该都由三个基本部件（鉴相器、环路滤波器和压/数控振荡器）构成。 （2）环路滤波采用比例积分算法实现。 （3）数控振荡器（DCO）采用相位累加器来实现。4.2 数字鉴相器（DPD）的软件设计及仿真 数

26、字鉴相器（DPD）采用边缘检测的方法7，对输入的被锁信号（signal）和锁相信号（sig_pll）检测其上升沿或下降沿，以确定相位的超前滞后情况以及相位差的宽度。其原理图如图4-1。 图4-1 边缘检测鉴相原理图 边缘检测鉴相过程如下： （1）将输入的被锁信号（signal）和锁相信号（sig_pll）分别经过D触发器延时时间得到输出信号signal_r和sig_pll_r。 （2）根据（1）得到的信号signal和signal_r，对输入的被锁信号（signal）进行上升沿判断，得到用于表示被锁信号（signal）上升沿的信号signal_e，其脉冲宽度为。根据（1）得到的信号sig_pl

27、l和sig_pll_r，对输入的锁相信号（sig_pll_r）进行上升沿判断，得到用于表示锁相信号（sig_pll）上升沿的信号sig_pll_e，其脉冲宽度为。 （3）由（2）得到的信号signal_e和sig_pll_e以及数字鉴相器（DPD）输出的超前信号up和滞后信号down，经过鉴相逻辑，输出信号up_r和down_r。 （4）由鉴相逻辑后输出的信号up_r和down_r经过D触发器锁存（锁存周期为），输出超前信号up和滞后信号down。 输入的被锁信号（signal）和锁相信号（sig_pll）的上升沿检测程序如下： signal_e = signal & (signal_r)若s

28、ignal_e的值为真，则检测到被锁信号（signal）的上升沿。 sig_pll_e = sig_pll & (sig_pll_r)若sig_pll_e的值为真，则检测到锁相信号（sig_pll）的上升沿。 鉴相逻辑真值表如图4-2。 图4-2 鉴相逻辑真值表 边缘检测鉴相信号的仿真波形图如图4-3。 图4-3 边缘检测鉴相的信号波形图 由边缘检测鉴相信号的仿真波形图可以看出，采用此方法鉴相得出的相位误差信号up和down，不仅能反应出输入的被锁信号（signal）和锁相信号（sig_pll）的相位超前滞后情况（up超前，down滞后），其脉冲宽度也能反应出相位误差的大小。up_r和up，d

29、own_r和down之间加一个D触发器锁存，能很好的滤掉跳变信号的干扰。4.3 数字环路滤波器（DLF）的软件设计与仿真 数字环路滤波器（DLF）要求采用比例积分算法实现。由数字鉴相器（DPD）输出的相位误差up和down输入到数字环路滤波器（DLF）进行比例积分运算，从而滤除高频杂波的影响。采用比例积分算法的数字环路滤波器（DLF）的原理框图如图4-4。 图4-4采用比例积分算法的数字环路滤波器（DLF）的原理框图 比例积分算法实现环路滤波实现方法如下： （1）对相位误差信号up或down进行低电平检测，若up为低，则输出减计数脉冲，其脉冲宽度表示减计数的门限时间；若down为低，则输出增计

30、数脉冲，其脉冲宽度表示增计数的门限时间。 （2）对上述（1）输出的增减脉冲进行比例PG倍分频，得到一组比例增减计数的脉冲clk_pg，其计数的时间仍为（1）中增减脉冲宽度。 （3）对（2）得到的比例增减计数脉冲，在up或down的低电平时间内及比例限幅参数NPmax的控制下进行比例增减计数，得到参数NP_r。 （4）在up或down的下降沿时对上一次的NP_r清零，在up或down的上升沿时对本次的NP_r进行锁存，得到比例控制参数NP。 （5）对上述（1）输出的增减脉冲进行比例IG倍分频，得到一组积分增减计数的脉冲clk_ig，其计数的时间仍为（1）中增减脉冲宽度。 （6）对（5）得到的积分

31、增减计数脉冲，在up或down的低电平时间内及积分限幅参数NImax的控制下进行积分增减计数，得到积分控制参数NI。 （7）在up或down的上升沿时，把积分控制参数NP和积分控制参数NI相加，得到控制参数N，用于控制数控振荡器的振荡。 采用比例积分算法的数字环路滤波器（DLF）的仿真波形如图4-5。 图4-5 采用比例积分算法的数字环路滤波器（DLF）的波形图 图4-5所示，相位误差信号down为低电平有效。在down有效期间，分别对clk进行比例PG倍分频和积分IG倍分频，得到比例增脉冲clk_pg和积分增脉冲clk_ig。比例参数NP_r在down的下降沿进行清零，然后在比例增脉冲clk

32、_pg下进行增计数，在down的上升沿锁存NP_r，得到比例控制参数NP;积分参数在积分增脉冲clk_ig下进行增计数，在down的上升沿根据NNP+NI得到控制参数N。这里比例系数PG5,积分系数IG15,改变比例系数和积分系数对系统的性能会有影响。4.4 数控振荡器（DCO）的软件设计与仿真 数控振荡器（DCO）要求采用相位累加器来实现。数控振荡器（DCO）对系统时钟clk进行分频，输出的信号经M倍分频反馈到鉴相器与被锁信号进行鉴相。数控振荡器（DCO）通过数字环路滤波器（DLF）获得的控制参数N对系统钟clk的分频比进行调节，从而调节输出信号的频率。数控振荡器（DCO）的原理框图如图4-

33、68。 图4-6 数控振荡器（DCO）的原理图 数控振荡器（DCO）的工作过程如下： 输入到数控振荡器（DCO）的控制参数N分为高位参数NH和低位参数NL，高位参数NH输入可控分频器使可控分频器进行NH倍分频。低位参数NL输入到K位相位累加器进行相加，本设计中K5。若有进位信号，即plus_flag=1，则可控分频器进行NH+1倍分频，即在输出的sig_dco信号中加入了一个clk脉冲。输出的sig_dco信号进行M（M37）倍分频得到锁相信号sig_pll反馈到鉴相器进行鉴相。 数控振荡器（DCO）仿真工作波形图如图4-7。 图4-7 数控振荡器（DCO）仿真工作波形图 分析波形图可知输入的

34、控制参数N0589H，得高位参数NH=02CH，低位参数NL=09H。高位参数NH送入可控分频器有分频倍数为NH_div=NH=02CH，低位参数NL送入K位相位累加器进行累加，当有进位信号，即plus_flag=1时，可控分频器的分频倍数为NH+1=02CH+1=02DH。便在分频产生的输出信号sig_dco中加入了一个脉冲clk。相位累加器通过控制对数N不断地对分频倍数进行调节进而调节输出信号的频率。使输出的锁相信号（signal）和被锁信号（sig_pll）的频率一致，保持固定的相位差，达到锁定状态。整个数字锁相环系统的仿真波形图如图4-8、图4-9。 图4-8 锁相环系统开始工作时的仿

35、真波形图如图4-8所示，锁相环系统开始工作时，控制参数N的值默认为NImin01FFH，则NH=00FH，NL=1FH。数控振荡器（DCO）在此参数的控制下得到可控分频器的分频倍数，进而第一次输出信号sig_dco,经过M（M37）倍分频后得到锁相信号（sig_pll）反馈到鉴相器与输入的锁相信号（signal）进行鉴相。由图，初次鉴相的相位误差较大。锁相环系统就是通过不断的调节数控振荡器（DCO）输出信号的频率来调节相位误差的大小，直至锁相信号（sig_pll）与被锁信号（signal）的频率相等，相位误差保持固定的值，环路达到锁定。 图4-9 锁相环系统锁定后的仿真波形图 由图4-9 可知

36、，锁相环路锁定后，输入被锁信号（signal）与锁相信号（sig_pll）的频率相等，相位误差基本等于零。控制参数N在很小的范围内对数控振荡器（DCO）进行微调，但都不会影响锁相环系统锁定后的稳定性。4.5 锁相环系统软件设计中遇到的问题及解决方法 问题一：进行数字鉴相器（DPD）设计时，得到的相位误差信号不稳定，会出现一些毛刺信号，影响系统的稳定性。 解决方法：对相位误差信号进行输出锁存并反馈到鉴相逻辑，这样能很好的滤除毛刺信号的干扰，提高系统的稳定性。 问题二：进行锁相环系统软件仿真调试时，被锁信号（signal）的范围总是很小，无法达到所需的设计要求。 解决方法：在进行数字环路滤波器（D

37、LF）设计时，需考虑到比例控制参数NP和积分控制参数NI的限幅控制。如需加大锁相环系统锁定信号的频率上限，需加大积分限幅参数NImin的值；如需减小锁相环系统锁定信号的频率下限，需加大比例限幅参数NPmax的值。 第五章 锁相环系统的硬件环境及调试5.1 锁相环系统的硬件环境：Altera DE2开发板的介绍 DE2开发板上嵌有Altera公司生产的Cyclone II 2C35 FPGA芯片，具有672个IO口。板上所有重要的组成部分都连在了FPGA芯片的IO口上，允许用户控制板上各个部分的运转。板上集成了各种接口，如以太网接口、PSW/2接口、矩阵键盘接口、点阵接口等。5.2 锁相环系统的

38、载入DE2开发析调试 利用Quarus II 9.1软件自带的逻辑分析仪，分析数字锁相环系统所使用的几个IO口上的信号变化情况。其波形图如图5-1。 图5-1 嵌入式逻辑分析仪显示波形情况 输入信号signal=19KHz，由图上看出，锁相环锁定后，输出的锁相信号sig_pll与输入信号signal基本相等，保持着很小的相位误差，满足系统所需要求。5.3 锁相环系统硬件调试所遇到的问题及解决方法 问题一：JTAG方式配置文件无法载入DE2开发板。 解决方法：将DE2开发板上的下载模式选择键拨到JTAG档。 问题二：数字锁相环系统对某一特定的频率会失锁。比如设计的数字锁相环系统的锁相频率范围为1

39、.2KHz19KHz，然而当频率为2.1KHz时，锁相环失锁严重。 解决方法：经各方面的考虑及验证，最终发现是由于该信号发用器输出2.1KHz方波时本来就非常的不稳定，换台信号发生器很好的解决了这个问题。 第六章 锁相环系统相关参数的分析确定及数据的测试分析6.1 锁相环系统相关参数的分析确定 整个数字锁相环系统的设计，需要确定的参数有比例参数PG、积分参数IG、反馈分频倍数M、比例计数限幅参数NPmax和NPmin、积分计数限幅参数NImax和NImin、K位相位累加器的系数K。首先确定K5，M=37，clk=10MHz后，下面介绍几个关键性参数的确定方法。6.1.1 锁相环系统比例参数PG

40、、积分参数IG的确定 设该数字锁相环的锁相范围为，。 比例参数PG应满足 积分参数IG应满足 M是反馈分频倍数，K是相位累加器的系数，是鉴相器的鉴相参数，锁相系统的阻尼系数是，范围为0.05,5，。由以上几个变量可以确定PG、IG的取值范围。本设计中取值PG5、IG15。6.1.2 锁相环系统比例和积分计数限幅参数、控制参数N限幅参数的确定 比例计数限幅参数比较好确定，NPmax取小于的正数值，NPmin取大于的负数值。本设计中取NPmax511，NPmin-511。 积分计数限幅参数只需满足 就可。本设计中取NImax=10000，NImin=511。 控制参数N所满足 Nmax=NImin+NPmin就可。本设计中取Nmax10511，Nmin0。6.3 数字锁相环系统数据的测试分析 在第五章设定的参数下，得到此锁相环系统锁相范围为1.2KHz19KHz。利用示波器观察锁相环系统锁定后输出锁相信号的频率及相位情况。其中CH1表示输入的被锁相信号（signal），CH2表示锁相环系统输出锁相信号（sig_pll）。6.3.1 锁相环系统的稳定性分析 由于设计的锁相环系统的锁相范围为1.2KHz19KHz，为了分析锁相环系统的稳定性。输入的被锁信号频率（signal