基于-CMOS-工艺的全芯片-ESD-保护电路设计(共12页).docx

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1、精选优质文档-倾情为你奉上专心-专注-专业微电子技术课程设计任务书及报告（论文）题 目 基于CMOS工艺的全芯片ESD保护电路设计 学 院 通信与电子工程学院 专业班级 电信141 学 号 学生姓名 邹升华 微电子技术课程设计任务书题 目基于cmos工艺的全芯片esd保护电路设计题目类型 设计 论文 其他学 院通信与电子工程学院专业班级电信141任务要求（题目来源、应完成的主要内容、基本要求及成果形式、应收集的资料及主要参考文献等）题目来源：随着如今IC工艺由微米量级向纳米量级过渡，制程进一步提升，单个器件所能承受的静电电压/电流值持续减小。另外低压、射频等特殊运用又对芯片静电防护提出了新的要

2、求。在过去的一份统计中，每年半导体产业由于ESD/EOS问题所带来的经济损失就高达数百亿美元。主要内容：介绍了几种常用 ESD 保护器件的特点和工作原理, 通过分析各种 ESD 放电情况 ,对如何选择 ESD 保护器件,以及如何设计静电泄放通路进行了深入研究, 提出了全芯片 ESD 保护电路设计方案, 并在 XFAB 0.6 m CMOS 工艺上设计了测试芯片。基本要求：对 ESD 保护器件有 7 个基本要求:1)能为静电提供有效的(快速低阻)泄放通路;2)通过正常的 I/O 信号时不工作 ;3)引入较低的电容、电阻 ;4)在保证健壮性的同时,尽可能减小面积 ;5)对锁闭(latch up)有

3、较高的免疫 ;6)尽量不增加掩模,不修正工艺步骤 ,与普通工艺保持兼容 ;7)有较高的耐压能力成果形式;仿真结果主要参考文献： 1向洵，刘凡，基于C 1VI O S工艺的全芯片ESD保护电路设计，2010 2 何林峰 基于CMOS工艺的全芯片ESD设计 3 陈志钧 CMOS集成电路ESD保护技术的研究和设计 4 姜玉稀，曹家麟 深亚微米CMOS工艺下全芯片ESD设计与仿真的研究 5 王怡飞，郭立 CMOS片上ESD保护电路设计研究基于 CMOS 工艺的全芯片 ESD 保护电路设计摘 要 :介绍了几种常用 ESD 保护器件的特点和工作原理, 通过分析各种 ESD 放电情况 ,对如何选择 ESD

4、保护器件,以及如何设计静电泄放通路进行了深入研究, 提出了全芯片 ESD 保护电路设计方案, 并在 XFAB 0.6 m CMOS 工艺上设计了测试芯片。测试结果表明, 芯片的 ESD 失效电压达到 5 kV。关键词 :CMOS ;ESD;全芯片 ESD 保护Abstract： Characteristics and operational principle of ESD protection devices were presented.Based on the analyses of ESD discharge, methods for designing all chip ESD pr

5、otection circuit was described, imcluding the usage of ESD protection device and the design of electrostatic discharge path.Test chip was fabricated in XFAB s 0.6 m CMOS process.Test results showed that the ESD failure voltage reached up to 5 kV .Key words: CMOS;ESD;All chip ESD protection1 引 言 静电是一

6、种普遍存在与大自然中的现象。在正确认识分子和原子结构以前，人们对静电的认识来主要自于生活经验，比如用毛皮摩擦橡胶棒或丝绸摩擦金属棒能够吸引/排斥不同的带电物体。无处不在的静电时时刻刻地影响着人类的生产生活，人们对静电所带来不利影响的认识，甚至要早于对静电本身机理的认识。 早在工业社会前的欧洲，就有因为在干燥冬季时人体毛发产生静电导致面粉磨坊爆炸的案例。电力革命后的数百年，人类开始理解、利用电子，并开始正确认识静电产生机理，提出了一系列防静电的防护方案(如空气加湿，使用防静电的地毯等)，有效保障了一些敏感机械设备或仪器(在固定环境下)的正常运行。随着电子信息时代的到来，过去需要在特定环境下才能使

7、用的大型精密电子设备开始小型化，走向每个人的家庭、办公室，甚至每个人的口袋中。使用环境的多样化对静电防护工作提出了更高的要求:由于电子设备使用环境的多样性和随机性，企图通过从产生源头利用“堵”的方式消除静电变得十分困难。于是工程师们另辟蹊径，利用在目标电路外增加静电放电回路的方式，在终端将静电带来的电荷“梳”走。这在一定程度上减少了静电对电子设备的影响。 随着电子工业的迅猛发展，集成化的芯片开始逐渐代替过去的板级电路成为电子行业中的主角。但集成电路工艺的线宽较小，单器件尺寸小，电场密度高，这就注定了集成电路芯片相较于板级电路有着更弱的静电承受能力。而且随着如今IC工艺由微米量级向纳米量级过渡，

8、制程进一步提升，单个器件所能承受的静电电压/电流值持续减小。另外低压、射频等特殊运用又对芯片静电防护提出了新的要求。在过去的一份统计中，每年半导体产业由于ESD/EOS问题所带来的经济损失就高达数百亿美元。按照如今医院、高铁、飞机等公共服务设施中芯片使用的广泛程度，就算其中有万分之一的芯片受到静电的破坏而失效，都将造成恶劣的后果，对人们的生产生活甚至生命带来严重威肋。所以对于芯片静电保护的研究，既是一个工程问题，也是一个经济问题，也是一个关乎生命安全的问题。随着 CMOS 集成电路产业的高速发展 ,工艺尺寸越来越小 ,单位面积芯片上集成的晶体管越来越多,极大地提高了集成电路的运算速度, 同时也

9、降低了单个芯片的制造成本 。但是 , 工艺的进步和尺寸的缩小使 ESD 问题变得日益严峻。ESD 保护电路的设计是用具有足够泄放电流能力和健壮性的器件为 ESD 放电提供快速的泄放路径 ,以保护内部电路不被损坏。本文首先介绍对 ESD 器件的要求, 然后介绍各种 ESD 放电情况,以及内部电路的 ESD 损坏机制 ;最后 , 基于 XC06 工艺, 针对各种放电情况, 进行ESD 保护电路设计。1.1 ESD的概念在介绍芯片的ESD防护方法之前，先简要介绍一下静电的相关概念。当两个功函数不同的物体接触、摩擦，并迅速分离后，在这两种物体的表面会分别产生电量相等、极性相反的电荷。如果其中一种物体是

10、导体，那么在其接地之前它都会携带这些自由电子而带负电;接地后这些自由电子就会移动走，该物体恢复电中性。而对于绝缘体，由于自由电子移动到了导体上，不能移动的质子所带的正电使得整个物体带电极性为正。这个过程我们称之为静电充电。根据产生方式和对芯片影响的不同，我们一般将这些静电所产生的问题分为两类:ESD和EOS 。ESD （ Electrostatic Discharge )，即静电放电。ESD事件一般伴随着极高的电压(数十伏特至上万伏特)和极大的电流(数安培到数十安培)。但一般来说ESD事件持续时间较短，在几十到几百纳秒范围内，因此单次ESD事件的总能量在mJ(微焦)量级。考虑到目前纳米量级的半

11、导体工艺尺寸，这样大小的能量足以使半导体发生击穿、金属线熔断，或使栅氧击穿。相较而言，EOS C Electrical Overstress)事件所涉及的电压幅值较低，电流级别与ESD相仿(安培量级)，但持续时间更长(数微秒甚至是毫秒或更长)。因此单次EOS事件的总能量要比ESD事件大几个数量级，造成破坏的程度也更大。因此，本文则是主要着眼于电路或系统中的ESD进行讨论。2 ESD 保护器件2.1 CMOS工艺下常用ESD保护器件分析 CMOS (Complementary Metal-Oxide-Semiconductor)即互补式金属氧化物半导体，发明于1963年。在1968年CMOS工艺

12、开始被引入集成电路生产与设计之中。自此之后CMOS工艺就一直在半导体领域承担着举足轻重的作用。其有着高性能，低漏电，工艺线宽容易控制的特点。在从微电子向纳米电子过渡的今天，CMOS工艺依然焕发着活泼的生机。对于CMOS工艺下的ESD保护来讲，机会与挑战并存。一方面，多年以来CMOS工艺的广泛使用使得非常多优秀的工程师对基于此种工艺的ESD防护方案做出了许多有意义的研究，留下了诸多相关的ESD设计经验和方法论，很多经典的方案沿用至今。另一方面，由于CMOS工艺本身的特殊性，例如工艺进步导致的栅漏电增大等因素，使得人们不得不重新审视很多成熟的ESD设计方案在新时代CMOS工艺下的合理性。并且部分在

13、老工艺下得到充分验证的ESD保护结构，在新工艺中将占用大量的版图面积，并引入了诸多寄生效应和噪声源;大尺寸的ESD放电器件带来了大量漏电，提高了芯片的静态功耗。这些问题事实上在一定程度上抵消了CMOS工艺线宽减小所带来的成本降低和性能提高。因此CMOS工艺下的ESD保护依旧是一个值得研究的对象。2.2 ESD 保护器件的要求进行 ESD 保护电路设计 ,首先要选择适当的器件 ,以构建 ESD电流泄放通路 。通常 ,对 ESD 保护器件有 7 个基本要求:1)能为静电提供有效的(快速低阻)泄放通路；2)通过正常的 I/O 信号时不工作 ；3)引入较低的电容、电阻 ；4)在保证健壮性的同时,尽可能

14、减小面积 ；5)对锁闭(latch up)有较高的免疫 ；6)尽量不增加掩模,不修正工艺步骤 ,与普通工艺保持兼容 ；7)有较高的耐压能力 3。其中,1、2、5 项为基本要求 ；3、4 项是一致的 , 增加面积必然导致电容的增加, 实际设计时 ,需要对 ESD 防护等级和芯片的性能进行折中 ；对于第 6 项要求, 在普通工艺能达到 ESD 设计要求的情况下自然满足 ,但是 ,先进工艺中, LDD 与自对准硅化物(Salicide)使得在设计 ESD 保护电路时往往不得不增加 SAB、ESD 注入 ;如果要求设计满足第 6 项 , 则 ESD 保护电路仅能使用普通器件 ,如果要满足第 7项的要求

15、,则可能要增加 SAB、ESD 注入 ,或者需要制造其他高压器件的工艺。3 ESD 放电模式与泄放路径ESD 放电基本分为五种情况 :1)I/O 到电源的正负静电;2)I/O 到地的正负静电 ;3)I/O 之间的正负静电;4)电源到地的正负静电;5)不同类型电源之间以及不同类型地之间的正负静电 。3.1 I/O 引出端与 V DD在 ESD 测试中 ,所有的 I/O 引出端分别对 V DD打三次正电 、三次负电, 每次打 ESD 的间隔时间为1 s(mil-std-883)。打 ESD 时, 除了被打 ESD 的引出端和电源引出端以外, 所有的引出端全部悬空, 类型相同的 V DD 引出端测试

16、时连在一起接地 , 如果有多个类型电源, 则分别对各种类型电源进行 I/O 引出端到电源的 ESD 测试 。根据图 1进行分析, I/O 焊盘(PAD1 或 PAD2)对电源 V CC 打正电时, ESD 电流可以直接沿箭头方向流入 V CC 焊盘;打负电时 ,如果 I/O 焊盘到电源的ESD 保护器件是双向的 ,则负电荷直接从 I/O 焊盘流入电源, 即电流从电源流入 I/O 焊盘, 如果 ESD保护器件是单向的, 则电流从电源通过电源到地的箝位流入地线, 再通过 I/O 焊盘到地的 ESD 保护器件流入 I/O 焊盘 。I/O 引出端到 GND 的电流泄放路径与到电源的情况类似。3.2I/

17、O 引出端与 I/O 引出端I/O 引出端之间互打 ESD, 依次将每个 I/O 引出端对其他所有 I/O 引出端进行放电测试 。图 1中,PAD1 对 PAD2打正电时, 静电电流泄放路径如图中虚线所示, 电流流过 PAD1 到电源的 ESD 保护器件 ,再流过电源到地的箝位电路 ,最后经过地线从GND 到 PAD2 的 ESD 保护器件流到 PAD2。3.3V DD 引出端与 GND 引出端电源到地打正电时 ,电流由电源到地的 Power Clamp 电路流到地 ;电源到地打负电时 ,电流由电源到地的反向二极管从地流向电源 。不同类型电源之间打 ESD 时 ,电流通过连接不同类型电源的背靠

18、背二极管泄放 ,即图 1 中的 V CC to V CC Path 和 V SS to V SS Path ;不同类型地之间也是一样。4 全芯片 ESD 电路保护设计通过对 ESD 器件和 ESD 电流泄放路径的研究 ,本文基于 XFAB XC06 标准 CMOS 工艺 , 进行全芯片 ESD 保护电路设计 。系统结构如图 2 所示,主要包括:输入级保护电路、输出级保护电路 、电源箝位、电源到地的反向二极管、不同电源之间的二极管 。ESD 保护电路使用单向导通器件(二极管或有寄生二极管的器件)和强大的电源到地箝位电路 ,通过低阻电源线与地线连接, 为各种 ESD 放电情况提供有效的泄放路径。4

19、.1输入级 ESD 保护电路图 3(a)中使用二极管作为 I/O 端的 ESD 保护电路 ,提供 PD 模式、NS 模式下的电流泄放通路 ,但对于 ND 模式和 PS 模式, 二极管处于反偏状态 ,反偏箝位电压过高 , 电流泄放能力较弱, 导通电阻较高 ,使箝位能力不够, 且产生的热量较大。图 3(b)中使用 GGMOS ,相对于二极管 , 在 ND 模式和 PS模式下 , 可以工作在 snapback 状态下 , 具有较强电流泄放能力和较低的维持电压 。但是 , 由于较大的 MOS 管通常在版图上画成多个插指 ,导致 MOS管在 ESD 发生时开启不均匀 ,不能很好地完成 ESD电流的泄放。

20、图 3(c)中电路的工作原理与图 3(b)类似,主要用于双极工艺。图 3(d)中采用主次两级保护结构,主 ESD 器件为氧 NMOS, 次级结构为电阻 R s 和薄栅 GGNMOS 。当 ESD 发生时, 次级GGMOS 保护管首先被击穿, 电流通过电阻 R s 增大在主器件漏端的电压 , 使器件有效开启。但这种电路结构没有到电源的泄放通路, PD 模式、ND 模式下,ESD 电流还需要通过电源与地之间的 ESD 保护电路来泄放。当电源轨线较长、寄生电阻较大时 ,静电来不及泄放 ,很容易导致内部电路损坏。综合考虑以上分析, 本文设计的输入级 ESD 保护电路如图 4 所示 。采用两级保护, 第

21、一级为 ESD电流提供主要泄放路径, R s 是第一级与第二级之间串联的电阻, 一般设计为 200 400 , 该电阻对ESD 电流有阻碍作用 ,在大电流情况下 , 与第二级保护电路共同保护输入级电路的栅。另外, 在第一级的栅与电源或地之间, 串联阻值为 1 k的电阻 ,使 MOS 管的多个插指均匀开启, 并且在 ND 模式 、PS 模式下增加 GGMOS 的导通时间 。图 4 显示了输入焊盘对 V SS 打正电和负电时的电流路径 , 利用 NMOS 和 PMOS 寄生体二极管的正向导通和电源箝位来实现 。与四种经典 I/O ESD 保护电路相比 ,本文设计的 ESD 保护电路既解决了 ND

22、模式和 PS 模式下图3(a)电路的反偏问题 ,又解决了图 3(b)电路的插指导通不均匀问题 。此外 ,设计采用的两级保护结构更好地保护了内部电路的栅氧 。不仅如此 ,该电路采用 CMOS 工艺提供的普通器件进行设计, 未增加掩膜版和额外工艺, 在保证 ESD 性能的前提下, 大大降低了成本 。4.2电源箝位从前面的叙述中可以看出电源箝位在全芯片ESD 保护电路设计中的重要性 。可以说, 五种情况的 ESD 测试下, 泄放路径几乎都会包含该电路, 几种常见的电源箝位电路如图 5 所示。图 5(a)中使用二极管作为电源到地的箝位电路 ,当电源对地有一负脉冲时,此二极管正向导通泄放电流 ;当电源对

23、地有一正脉冲时, 二极管反向击穿 ,将电源电压箝制在一定的电位。虽然该电路结构简单 ,但是较高的反向击穿电压不能很好地保护内部电路,而且产生较大的热量 , 容易损坏二极管。图 5(b)中使用一个大面积的 NMOS 作为电源到地的箝位电路, 当电源对地有一负脉冲时,寄生体二极管正向导通泄放电流;当电源对地有一正向脉冲时,NMOS 进入snapback 状态 ,对 ESD 电流进行泄放。该电路需占用较大的面积, 增加了成本 。图 5(c)所示是基于 RC 的 ESD 检测电路 4, 5 , 利用电容感应ESD,开启 NMOS 管对 ESD 电流进行泄放。以此为基础 ,设计了一个电源箝位电路,如图

24、6 所示 。图6 中, M9 是 ESD 电流泄放管, M1 为 M2 栅极到地提供软连接, M2 设计为 L 很大的倒管, 作大电阻使用 ,M3 用作电容 。当 V DD 突然升高 , 或者 GND 突然降低, 由于电容电量不能突变, 所以 M3 的栅极电位与地的电压差保持一致 , 此时, V 2 的电平被视为低电平, 使 W/L 足够大的 M9 导通 , 泄放 ESD 电流,将 V DD 与地之间的电平拉近, 直到 M2 对 M3 充电,使 V 2 处的电压被认为是高电平为止 。4.3 ESD 仿真结果针对 ESD 的各种放电情况进行仿真 。图 7 所示为 PD 模式、NS 模式 ,以及电

25、源对地打正、负静电情况下的仿真结果。仿真结果表明, 无论是 I/O 端口对 V DD 、GND,或是 V DD 对 GND 的 ESD 静电, 设计均满足要求 ,ESD 电流得到快速 、充分的泄放 , 内部电路各个节点电压都在安全电压范围内 。图 7(a)、(b)所示分别为输入端口对 V DD 打正 、负 ESD 时输入级电路的栅极电压。可以看出 ,栅极电压一直处于安全范围内 。图 7(c)、(d)所示是电源对地打正、负ESD 时芯片的电源电压 。可以看出, ESD 电流得到迅速泄放 ,电压被迅速拉到安全电压范围以内 。其他各种情况的仿真结果均表明 ,设计满足要求。5 总 结本文系统介绍了全芯

26、片 ESD 保护电路的设计方法;深入分析了 ESD 器件的特性要求和选用原则 ;研究了 ESD 的各种放电情况 ,分析了各种情况下 ESD 电流的泄放路径。在此基础上 ,基于 XFAB0.6 m 标准 CMOS 工艺, 进行全芯片 ESD 保护电路设计 。设计了输入、输出 ESD 保护电路, 并在电源 、地轨线之间均匀布置了一定数量的电源箝位电路 。按照美军标 mil-std-883, 对测试芯片打 ESD,一共 30 只电路,全部通过最高 5 kV 的 ESD 测试 。参 考 文 献: 1 AMERASEKERA A , DUVVURY C.The impact of technology

27、scaling on ESD robustness and protection circuit design C / Proc EOS/ ESD Symp.Las Vag as, NV, USA .1994:237-245. 2 DANIEL S, KRIEGER G .Process and design optimization for advanced CMOS I/O ESD protection devices C / Proc EOS/ESD Symp.Lake Buena Vista, FL,USA .1990:206-213. 3 AMERASEKERA A, DUVVURY

28、 C.ESD in silicon integrated circuits M .2nd Ed.New York:John Wiley & Sons.2002. 4 MERRILL R, ISSAQ E.ESD design methodology C / Proc EOS/ESD Symp.Lake Buena Vista, FL,USA .1993:233-237. 5 KER M-D.Whole-chip ESD protection design with efficient V DD -to-V SS ESD clamp circuit for submicron CMOS VLSI J .IEEE Trans Elec Dev, 1999, 46 (1):173-183.