西北工业大学数字电子技术基础实验报告实验(共10页).docx

《西北工业大学数字电子技术基础实验报告实验(共10页).docx》由会员分享，可在线阅读，更多相关《西北工业大学数字电子技术基础实验报告实验(共10页).docx（10页珍藏版）》请在淘文阁 - 分享文档赚钱的网站上搜索。

1、精选优质文档-倾情为你奉上数字电子技术基础第一次实验报告一、 描述Modelsim软件使用详细步骤1、 打开modelsim软件，在菜单栏点击file-new-project，然后输入创建的名称，选择文件位置。2、 在项目中创建编写模块和测试模块文件，并均选择Verilog语言。(注意工程名和测试文件的module名保持一致)3、 用文本编辑器正确编写源文件和测试文件。4、 Compile All,编译源文件和测试文件(如有错误修改后,重新编译)。5、 编译无误后在Library中选择work库，先选中testbench,然后在菜单中选择simulate。6、右击选择add wave.7、选择

2、合适的时间间隔之后在快捷菜单中点击run进行仿真，分析波形。二、题目代码以及波形分析1、Figure 2.72编写模块源码module shared (a, b, c, d, m, s1, s0);input a, b, c, d, m;output s1, s0;wire w1, w2;mux2to1 U1 (a, c, m, w1);mux2to1 U2 (b, d, m, w2);adder U3 (w1, w2, s1, s0);endmodulemodule mux2to1 (x1, x2, s, f);input x1, x2, s;output f;assign f = (s &

3、 x1) | (s & x2);endmodulemodule adder (a, b, s1, s0);input a, b;output s1, s0;assign s1 = a & b;assign s0 = a b;endmodule测试模块timescale 1ns/1ps module tb_shared;reg a_test;reg b_test;reg c_test;reg d_test;reg m_test;wire s1_test;wire s0_test;initialm_test=0;always #80 m_test=m_test;initialbegina_test

4、=0;b_test=0;c_test=0;d_test=0;#20 a_test=0;b_test=1;c_test=0;d_test=0;#20 a_test=1;b_test=0;c_test=0;d_test=0;#20 a_test=1;b_test=1;c_test=0;d_test=0;#20 a_test=0;b_test=0;c_test=0;d_test=0;#20 a_test=0;b_test=0;c_test=0;d_test=1;#20 a_test=0;b_test=0;c_test=1;d_test=0;#20 a_test=0;b_test=0;c_test=1

5、;d_test=1;endshared UUT_shared(.a(a_test),.b(b_test),.c(c_test),.d(d_test),.m(m_test),.s1(s1_test),.s0(s0_test);endmodule仿真后的波形截图对波形的分析本例是由两个二选一多路选择器和一个两位二进制数加法器构成的电路。分析上图波形，当m信号为0时，加法器计算a和b的和；当m信号为1时，加法器计算c和d的和。所以实现了目标功能。2、Figure2.40.编写模块源码module multiplexer(x1,x2,s,f);input x1,x2,s;output f;assign

6、 f=(s&x1)|(s&x2);endmodule测试模块timescale 1ns/1psmodule tb_multiplexer;reg x1_test;reg x2_test;reg s_test;wire f_test;initials_test=0;always #80 s_test=s_test;initialbeginx1_test=0;x2_test=0;#20x1_test=1;x2_test=0;#20x1_test=0;x2_test=1;#20x1_test=1;x2_test=1;#20x1_test=0;x2_test=0;#20x1_test=1;x2_tes

7、t=0;#20x1_test=0;x2_test=1;#20x1_test=1;x2_test=1;endmultiplexer UUT_multiplexer(.x1(x1_test),.x2(x2_test),.s(s_test),.f(f_test);endmodule仿真后的波形截图对波形的分析本例目的是令s为控制信号，实现二选一多路选择器。分析波形图可以知道，s为0时，f输出x1信号；s为1时，f输出x2信号。所以实现了目标功能。3、Figure2.42.编写模块源码module example5(x1,x2,s,f);input x1,x2,s;output f;reg f;alw

8、ays (x1 or x2 or s)if(s=0)f=x1;elsef=x2;endmodule测试模块timescale 1ns/1psmodule tb_example5;reg x1_test;reg x2_test;reg s_test;wire f_test;initials_test=0;always #80 s_test=s_test;initialbeginx1_test=0;x2_test=0;#20x1_test=1;x2_test=0;#20x1_test=0;x2_test=1;#20x1_test=1;x2_test=1;#20x1_test=0;x2_test=0

9、;#20x1_test=1;x2_test=0;#20x1_test=0;x2_test=1;#20x1_test=1;x2_test=1;endexample5 UUT_example5(.x1(x1_test),.x2(x2_test),.s(s_test),.f(f_test);endmodule仿真后的波形截图对波形的分析本例目的是令s为控制信号，实现二选一多路选择器。与2.40不同的是代码中使用了always语句。分析波形图可以知道，s为0时，f输出x1信号；s为1时，f输出x2信号。与2.40的仿真结果保持一致，所以实现了目标功能。4、Figure2.45.编写模块源码module

10、 adder(a,b,s1,s0);input a,b;output s1,s0;assign s1=a&b;assign s0=ab;endmodule测试模块timescale 1ns/1psmodule tb_adder;reg a_test;reg b_test;wire s1_test;wire s0_test;initialbegina_test=0;b_test=0;#20a_test=1;b_test=0;#20a_test=0;b_test=1;#20a_test=1;b_test=1;endadder UUT_adder(.a(a_test),.b(b_test),.s1(

11、s1_test),.s0(s0_test);endmodule仿真后的波形截图对波形的分析本例的目的是实现两个一位二进制数a和b的和，s0表示第一位，s1表示第二位。分析仿真波形结果，当a与b均为0时，s1与s0均输出0；当a与b有一个是1时，s1输出0，s0输出1；当a与b均为1时，s1输出1，s0输出0.所以根据波形结果分析得到，电路实现了目的。三、本次实验收获和心得通过本次实验，我首先学会了使用modelsim软件对电路进行仿真，真正进行了Verilog语言的实践，对Verilog语言掌握更加具体。还了解到了如何写测试文件，怎样分析仿真出来的波形图。心得体会是，想要掌握Verilog语言，实验仿真是绝对不可缺少的，只有在亲手打代码的过程中，才能掌握，仅仅停留在理论层面是不具体的；我还明白了只有进行仿真之后，输出的波形图和预想波形图一致之后，才能判断构建的电路是正确的。专心-专注-专业