fpga多进制数字相位调制(MPSK)(共26页).docx

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1、精选优质文档-倾情为你奉上学 号： 课 程 设 计题 目多进制数字相位调（MPSK）学 院信息工程学院 专 业通信工程班 级 姓 名指导教师年月日课程设计任务书学生姓名： 专业班级： 指导教师： 工作单位： 题 目: 多进制数字相位调制（MPSK） 初始条件：（1） Quartus II 9.1软件（2）课程设计辅导书：Xilinx FPGA 设计与实践教程（3）先修课程：数字电子技术、模拟电子技术、通信原理要求完成的主要任务:（1）掌握多进制数字相位调制（MPSK）解调原理； （2）掌握仿真软件Quartus II的使用方法； （3）完成用FPGA对多进制数字相位调制（MPSK）解调设计仿真

2、，并对仿真结果进行分析。 时间安排：指导教师签名： 年 月 日系主任（或责任教师）签名： 年 月 日专心-专注-专业目录摘要多进制数字相位调制（MPSK-multiplephaseshiftkeying）又称多相制，是二相制的推广。它是利用载波的多种不同相位状态来表征数字信息的调制方式。与二进制数字相位调制相同，多进制数字相位调制也有绝对相位调制（MPSK）和相对相位调制（MDPSK）两种。本文主要研究基于Quartus II 9.1仿真软件设计的多进制数字相位调制(MPSK)系统，以4PSK系统为例。调制方法采用简便的相位选择法，且略去模拟电路系统部分，仅对数字系统进行设计。关键字:多进制数

3、字相位调制MPSKQuartus II 9.1相位选择法AbstractMulti-band digital phase modulation (MPSK - multiple phase shift keying), also known as multi-phase system is two-phase system of promotion. It is the use of a plurality of different phase states of the carrier to characterize modulation digital information. Binar

4、y digital modulation with the same phase, multi-band digital phase modulation is also the absolute phase modulation (MPSK) and relative phase modulation (MDPSK) two kinds.In this paper, based on multi-band digital phase modulation Quartus II 9.1 simulation software design (MPSK) system to 4PSK syste

5、m as an example. Phase modulation method using a simple selection method, and the omitted part of the analog circuitry, only the digital system design.Keywords: Multi-band digital phase modulation MPSK Quartus II 9.1 phase selection meth1. 绪论作为数字通信技术中重要组成部分的调制解调技术一直是通信领域的热点课题。随着当代通信的飞速发展，通信体制的变化也日新月

6、异，新的数字调制方式不断涌现并且得到实际应用。目前的模拟调制方式有很多种，主要有AM、FM、SSB、DSB、CW等，而数字调制方式的种类更加繁多，如ASK、FSK、MSK、GMSK、PSK、DPSK、 QPSK、QAM等。在众多调制方式中，MPSK信号由于抗干扰能力强而得到了广泛的应用，具有较高的频谱利用率和较好的误码性能，并且实现复杂度小，解调理论成熟，广泛应用于数字微波、卫星数字通信系统、有线电视的上行传输、宽带接入与移动通信等领域中，并已成为新一代无线接入网物理层和B3G通信中使用的基本调制方式。现场可编程门阵列(Field Programmable Gate Array，FPGA)是2

7、0世纪90年代发展起来的大规模可编程逻辑器件，随着电子设计自动化(ElectronDesign Automation EDA)技术和微电子技术的进步，FPGA的时钟延迟可达到ns级，结合其并行工作方式，在超高速、实时测控方面都有着非常广阔的应用前景。FPGA具有高集成度、高可靠性等特点，在电子产品设计中也将得到广泛的应用。FPGA器件的另一特点是可用硬件描述语言VHDL对其进行灵活编程，可利用FPGA厂商提供的软件仿真硬件的功能，使硬件设计如同软件设计一样灵活方便，缩短了系统研发周期。基于上述优点，用FPGA实现调制解调电路，不仅降低了产品成本，减小了设备体积，满足了系统的需要，而且比专用芯片

8、具有更大的灵活性和可控性。在资源允许下，还可以实现多路调制。 MPSK是目前应用非常广泛的调制解调技术，目前MPSK调制的实现主要是利用数字电路和专用芯片来完成，通常利用可编程数字电路对基带信号进行码元变换，成形滤波等处理后得到同相分量和正交分量，然后将两路信号分量经过数模转换获得模拟信号送入一个正交相乘器与中频载波调制得到中频MPSK调制信号。该方法适合高码率数字信号的传输，但系统的开放性和灵活性较差。2. 基本原理及数学模型2.1 MPSK的调制原理多进制数字相位调制也称多元调相或多相制。它利用具有多个相位状态的正弦波来代表多组二进制信息码元，即用载波的一个相位对应于一组二进制信息码元。如

9、果载波有2k个相位，它可以代表 k位二进制码元的不同码组。多进制相移键控也分为多进制绝对相移键控和多进制相对（差分）相移键控。在MPSK信号中，载波相位可取M个可能值，因此，MPSK信号可表示为：假定载波频率是基带数字信号速率的整数倍，则上式可改写为：上式表明，MPSK信号可等效为两个正交载波进行多电平双边带调幅所得已调波之和。因此其带宽与MASK信号带宽相同，带宽的产生也可按类似于产生双边带正交调制信号的方式实现。下面以四相相位调制为例进行讨论。四相调相信号是一种四状态符号，即符号有00、01、10、11四种状态。所以，对于输入的二进制序列，首先必须分组，每两位码元一组。然后根据组合情况，用

10、载波的四种相位表征它们。这种由两个码元构成一种状态的符号码元称为双比特码元。同理，k位二进制码构成一种状态符号的码元则称为k比特码元。2.2 4PSK信号四相PSK（4PSK）信号实际是两路正交双边带信号。串行输入的二进制码，两位分成一组。若前一位用A表示，后一位用B表示，经串/并变换后变成宽度加倍的并行码（A、B码元在时间上是对齐的）。再分别进行极性变换，把单极性码变成双极性码，然后与载波相乘，形成正交的双边带信号，加法器输出形成4PSK信号。显然，此系统产生的是4系统PSK信号。如果产生2系统的PSK信号，只需把载波移相4后再加到乘法器上即可。 图1 系统信号的产生原理框图 因为 4 PS

11、K信号是两个正交的2 PSK信号的合成，所以可仿照 2 PSK信号的相平解调方法，用两个正交的相干载波分别检测A和B两个分量，然后还原成串行二进制数字信号，即可完成4 PSK信号的解调。此法是一种正交相平解调法，又称极性比较法，原理图如下图。图2 系统PSK信号解调原理框图为了分析方便，可不考虑噪声的影响。这样，加到接收机上的信号在符号持续时间内可表示为：两路乘法器的输出分别为：LPF输出分别是：根据4移相系统PSK信号的相位配置规定，抽样判决器的判决准则表如下图3。当判决器按极性判决时，若正抽样值判为1，负抽样值判为0，则可将调相信号解调为相应的数字信号。解调出的A和B再经并串变换，就可还原

12、出原调制信号。若解调2移相系统的PSK信号，需改变移相网络及判决准则。 图3 抽样判决器的判决准则表3. 仿真及结果分析3.1 MPSK调制电路VHDL程序及仿真3.1.1 MPSK调制方框图电路符号图中没有包含模拟电路部分，输出信号为数字信号。基带信号通过串/并转换器xx得到2位并行信号yy；四选一开关，根据yy的数据，选择载波对应的相位进行输出，即得调制信号y。如下图4所示。clkstart基带信号分频090180270四选一开关串/并转换调制信号串/并转换图4 MPSK调制方框图3.1.2 MPSK调制电路符号图5 MPSK调制电路符号3.1.3 MPSK调制程序注释-文件名：MPSK-

13、功能：基于VHDL硬件描述语言，对基带信号进行MPSK调制（这里M=4）-说明：调制信号说明如图6所示。信号yy载波相位载波波形载波符号“00”0f3“01”90f2“10”180f1“11”270f0图6 调制信号说明3.1.4 MPSK调制程序仿真及注释图7 MPSK调制VHDL程序仿真全图图8 MPSK调制VHDL程序仿真局部放大图1图9 MPSK调制VHDL程序仿真局部放大图23.1.5 MPSK调制程序RTL图图10 MPSK调制RTL全图图11 MPSK调制RTL局部放大图1图12 MPSK调制RTL局部放大图23.2 MPSK解调电路VHDL程序及仿真3.2.1 MPSK解调方框

14、图电路符号图中没有包含模拟电路部分，调制信号为数字信号形式。当调制为低电平时，译码器1根据q值，送入加法器xx相应的数据。加法器把运算结果送到寄存器yy，译码2根据yy数据通过译码，输出2位并行信号yyy， yyy再通过并/串转换，就可得到解调后的基带信y。FPGAclkstart调制信号计数器译码1加法器译码2并/串基带信号图13 MPSK解调方框图3.2.2 MPSK解调电路符号图14 MPSK解调电路符号3.2.3 MPSK解调程序及注释-文件名：MPSK2。-功能：基于VHDL硬件描述语言，完成对MPSK调制信号 的解调（这里M=4）。-说明：解调信号说明如表8.14.3所示。将一个信

15、号周期分成4份，高电平权值分别为0、0、0、0，低电平权值分别为1、1、2、3。载波波形载波相位加法器xx中间信号yyy00+0+2+3=5“00”900+1+2+0=3“01”1801+1+0+0=2“10”2701+0+0+3=4“11”图15 解调信号说明3.2.4 MPSK解调程序仿真及注释图16 MPSK解调VHDL程序仿真全图图17 MPSK解调VHDL程序仿真局部放大图13.2.5 MPSK解调程序RTL图图18 MPSK调制RTL全图图19 MPSK调制RTL局部放大图1图20 MPSK调制RTL局部放大图24.设计及实现过程中遇到的问题1、在正式开始编写程序的过程中，我遇到了

16、很多困难，先是无法观测到中间变 量f1、f2、q的时序仿真，经过上网百度和与同学讨论，发现选择View菜单中的 Utility Windows项的Node Finder，Filter项选中Pins:all&Registers: Post-fitting，就可以调出程序中间变量的时序仿真。 2、在仿真的过程中，又一次发现问题，时序仿真波形的时间太短，经过上网百 度和与同学讨论 ，知道了点击工具栏中的Tools选择Options。里面有个选项是 WaveForm Editor，是关于波形设置的，其中有个Default file end time，可以编辑 时序波形图的时长和单位时长。 3、在仿真的

17、过程中，又一次发现问题，时序仿真的波形结果与预想中的差别很 大，于是我检查程序，修改变量值，反复调试，发现是输入变量x设置得不合理，经 过调整后，最终实现预期的结果。5. 结论虽然在通信原理中已经学过了有关MPSK的调制与解调，但是这次通过FPGA这门课程设计，在Quartus II这个软件平台上进行MPSK的调制与解调，让我对这些知识有了更加深刻的理解。通过MPSK系统调制与解调建模，以Quartus II 9.0软件为平台，基于VHDL语言，达到了预期的仿真结果。通过本次设计，了解了频移键控数字通信系统的用途及工作原理，熟悉了FSK基于VHDL语言的设计步骤，提高了绘图能力，锻炼了设计实践

18、和语言组织能力，培养了自己独立设计能力。 在仿真的过程中走了很多弯路，但最终还是仿真成功了，这次设计让我受益匪浅。6参考文献1 樊昌信，曹丽娜.通信原理(第6版).国防工业出版社2 曾志民，现代调制解调器原理及其应用.人民邮电出版社3 候伯亨，顾新，VHDL硬件描述语言与数字逻辑电路设计.西安电子科技大学出版社附录一：MPSK调制VHDL程序调制程序如下：library ieee;use ieee.std_logic_arith.all;use ieee.std_logic_1164.all;use ieee.std_logic_unsigned.all;entity MPSK isport(

19、clk :in std_logic; -系统时钟start :in std_logic; -开始调制信号 x :in std_logic; -基带信号y :out std_logic); -调制信号end MPSK;architecture behav of MPSK issignal q:integer range 0 to 7; -计数器signal xx:std_logic_vector(1 downto 0);-中间寄存器signal yy:std_logic_vector(1 downto 0);-2位并行码寄存器signal f:std_logic_vector(3 downto

20、0); -载波fbeginprocess(clk)-通过对clk分频，得到4种相位；并完成基带信号的串并转换beginif clkevent and clk=1 then if start=0 then q=0; elsif q=0 then q=1;f(3)=1; f(1)=0; xx(1)=x;yy=xx;elsif q=2 then q=3;f(2)=0; f(0)=1;elsif q=4 then q=5;f(3)=0; f(1)=1; xx(0)=x;elsif q=6 then q=7;f(2)=1; f(0)=0;else q=q+1;end if;end if;end proc

21、ess;y=f(0) when yy=11 elsef(1) when yy=10 elsef(2) when yy=01 elsef(3); -根据yy寄存器数据，输出对应的载波end behav;附录二：MPSK解调VHDL程序解调程序如下：library ieee;use ieee.std_logic_arith.all;use ieee.std_logic_1164.all;use ieee.std_logic_unsigned.all;entity MPSK2 isport(clk :in std_logic; -系统时钟start :in std_logic; -同步信号 x :i

22、n std_logic; -调制信号y :out std_logic); -基带信号end MPSK2;architecture behav of MPSK2 issignal q:integer range 0 to 7; -计数器signal xx:std_logic_vector(2 downto 0); -加法器signal yyy:std_logic_vector(1 downto 0); -2位并行基代信号寄存器signal yy:std_logic_vector(2 downto 0); -寄存xx数据beginprocess(clk)beginif clkevent and c

23、lk=1 then if start=0 then q=0;elsif q=0 then q=1;yy=xx; y=yyy(0); -把加法计数器的数据送入yy寄存器if x=0 then xx=001; -调制信号x为低电平时，送入加法器的数据“001”else xx=000;end if; elsif q=2 then q=3; if x=0 then xx=xx+001; -调制信号x为低电平时，送入加法器的数据“001”end if; elsif q=4 then q=5; y=yyy(1); if x=0 then xx=xx+010; -调制信号x为低电平时，送入加法器的数据“01

24、0”end if; elsif q=6 then q=7; if x=0 then xx=xx+011; -调制信号x为低电平时，送入加法器的数据“011”end if;else q=q+1;end if;end if;end process;process(yy) -此进程根据yy寄存器里的数据进行译码beginif clk=1 and clkevent thenif yy=101 then yyy=00; -yy寄存器“101”对应基带码“00”elsif yy=011 then yyy=01; -yy寄存器“011”对应基带码“01”elsif yy=010 then yyy=10; -yy寄存器“010”对应基带码“10”elsif yy=100 then yyy=11; -yy寄存器“100”对应基带码“11”else yyy=00;end if;end if;end process;end behav;本科生课程设计成绩评定表姓名性别专业、班级课程设计题目：课程设计答辩或质疑记录：成绩评定依据：最终评定成绩（以优、良、中、及格、不及格评定） 指导教师签字： 年 月 日